JPH04182696A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH04182696A JPH04182696A JP2312409A JP31240990A JPH04182696A JP H04182696 A JPH04182696 A JP H04182696A JP 2312409 A JP2312409 A JP 2312409A JP 31240990 A JP31240990 A JP 31240990A JP H04182696 A JPH04182696 A JP H04182696A
- Authority
- JP
- Japan
- Prior art keywords
- data
- color
- color data
- image
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/64—Circuits for processing colour signals
- H04N9/74—Circuits for processing colour signals for obtaining special effects
- H04N9/76—Circuits for processing colour signals for obtaining special effects for mixing of colour signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Controls And Circuits For Display Device (AREA)
- Processing Of Color Television Signals (AREA)
- Image Processing (AREA)
- Processing Or Creating Images (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は画像処理装置に関る、。より特定的には、こ
の発明は、テレビゲーム装置などに利用され、ドツト毎
のカラーデータに従って表示装置の画面上にカラー画像
を表示る、、画像処理装置に関る、。
の発明は、テレビゲーム装置などに利用され、ドツト毎
のカラーデータに従って表示装置の画面上にカラー画像
を表示る、、画像処理装置に関る、。
この種の画像処理装置の一例が昭和５９年（１９８４）
７月７日付で公開された特開昭５９−１１８１８４号公
報（１９８９年４月２５日付で発行されたアメリカ合衆
国特許第４，８２４．１０６号に対応る、）に開示され
る。この従来技術においては、動画（オブジェクト）お
よび背景画（静止画）を組み合わせてラスクスキャンモ
ニタの画面上にカラー画像を表示る、が、動画および背
景画にはそれぞれ優先順位が決められていて、動画と背
景画とが重なり合う位置には高い優先順位を有る、動画
または背景画のみが表示される。この場合、低い優先順
位を有る、動画または背景画は表示されないため、２つ
の画像が重なり合って見える状態やガラスのような透明
な物体を表示る、ことができなかった。
７月７日付で公開された特開昭５９−１１８１８４号公
報（１９８９年４月２５日付で発行されたアメリカ合衆
国特許第４，８２４．１０６号に対応る、）に開示され
る。この従来技術においては、動画（オブジェクト）お
よび背景画（静止画）を組み合わせてラスクスキャンモ
ニタの画面上にカラー画像を表示る、が、動画および背
景画にはそれぞれ優先順位が決められていて、動画と背
景画とが重なり合う位置には高い優先順位を有る、動画
または背景画のみが表示される。この場合、低い優先順
位を有る、動画または背景画は表示されないため、２つ
の画像が重なり合って見える状態やガラスのような透明
な物体を表示る、ことができなかった。
先に挙げた従来技術において、ラスクスキャンモニタの
１つおきのフレームで動画を表示る、ようにすれば、見
かけ上、動画と背景画とが重なったように表示る、こと
ができる。しかしながら、この方法によってもなお上述
の透明な物体を表示る、ことはできなかった。
１つおきのフレームで動画を表示る、ようにすれば、見
かけ上、動画と背景画とが重なったように表示る、こと
ができる。しかしながら、この方法によってもなお上述
の透明な物体を表示る、ことはできなかった。
なお、透明な物体を表示る、ためには、動画と背景画と
が重なり合った状態を示す変更された後のカラーデータ
を本来のカラーデータとは別にストアる、メモリを設け
れば、透明な物体を表示る、ことは可能である。コンピ
ュータグラフィック技術においては、メモリ容量に制約
がないので、別のカラーデータを予め記憶しておくこの
方法も利用できるが、テレビゲームは安価でなければな
らず、したがって、そのメモリ容量は自ずから制限され
、したがって、このようなテレビゲーム装置にコンピュ
ータグラフィックスの技術をそのまま適用る、ことはで
きない。
が重なり合った状態を示す変更された後のカラーデータ
を本来のカラーデータとは別にストアる、メモリを設け
れば、透明な物体を表示る、ことは可能である。コンピ
ュータグラフィック技術においては、メモリ容量に制約
がないので、別のカラーデータを予め記憶しておくこの
方法も利用できるが、テレビゲームは安価でなければな
らず、したがって、そのメモリ容量は自ずから制限され
、したがって、このようなテレビゲーム装置にコンピュ
ータグラフィックスの技術をそのまま適用る、ことはで
きない。
それゆえに、この発明の主たる目的は、複数の画像が重
なっ゛た状態を表示る、ことができる、画像処理装置を
提供る、ことである。
なっ゛た状態を表示る、ことができる、画像処理装置を
提供る、ことである。
この発明の他の目的は、透明な物体を表示る、ことがで
きる、画像処理装置を提供る、ことである。
きる、画像処理装置を提供る、ことである。
〔課題を解決る、ための手段〕
この発明は、簡単に言えば、ドツト毎のカラーデータに
従って表示装置にカラー画像を表示る、画像処理装置で
あって、第１の画像についてドット毎の第１のカラーデ
ータを発生る、第１の画像データ発生手段、第２の画像
についてドツト毎の第２のカラーデータを発生る、第２
の画像データ発生手段、第１のカラーデータと第２のカ
ラーデータとで所定の演算を実行る、演算手段、および
演算手段からの出力データを映像信号に変換して表示装
置に与える映像信号発生手段を備える、画像処理装置で
ある。
従って表示装置にカラー画像を表示る、画像処理装置で
あって、第１の画像についてドット毎の第１のカラーデ
ータを発生る、第１の画像データ発生手段、第２の画像
についてドツト毎の第２のカラーデータを発生る、第２
の画像データ発生手段、第１のカラーデータと第２のカ
ラーデータとで所定の演算を実行る、演算手段、および
演算手段からの出力データを映像信号に変換して表示装
置に与える映像信号発生手段を備える、画像処理装置で
ある。
［作用］
第１の画像データ発生手段および第２の画像データ発生
手段からそれぞれ出力される第１のカラーデータおよび
第２のカラーデータが演算手段に与えられ、演算手段で
は、たとえば第１のカラーデータおよび第２のカラーデ
ータの平均値を演算して第１の画像および第２の画像が
重なり合った状態を示すカラーデータを出力る、。この
カラーデータが映像信号発生手段に与えられ、映像信号
発生手段は、それに基づいてＲＧＢ信号またはコンポジ
ットビデオ信号を発生し、それを表示装置たとえばラス
クスキャンモニタに与える。しだがって、ラスクスキャ
ンモニタの画面上においては、第１の画像および第２の
画像が、それらが重なり合った色で、表示される。
手段からそれぞれ出力される第１のカラーデータおよび
第２のカラーデータが演算手段に与えられ、演算手段で
は、たとえば第１のカラーデータおよび第２のカラーデ
ータの平均値を演算して第１の画像および第２の画像が
重なり合った状態を示すカラーデータを出力る、。この
カラーデータが映像信号発生手段に与えられ、映像信号
発生手段は、それに基づいてＲＧＢ信号またはコンポジ
ットビデオ信号を発生し、それを表示装置たとえばラス
クスキャンモニタに与える。しだがって、ラスクスキャ
ンモニタの画面上においては、第１の画像および第２の
画像が、それらが重なり合った色で、表示される。
［発明の効果］
この発明によれば、簡単な構成で複数の画像が重なった
状態を表示る、ことができる。したがって、ガラスのよ
うな透明な物体を表示る、ことも可能である。また、こ
の発明によれば、重なった状態でのカラーデータをメモ
リに予め記憶しておく必要がないため、メモリ容量の増
大なしに、透明な物体を表示る、ことができる。したが
って、この発明の画像処理装置は特にテレビゲーム装置
に好適る、。
状態を表示る、ことができる。したがって、ガラスのよ
うな透明な物体を表示る、ことも可能である。また、こ
の発明によれば、重なった状態でのカラーデータをメモ
リに予め記憶しておく必要がないため、メモリ容量の増
大なしに、透明な物体を表示る、ことができる。したが
って、この発明の画像処理装置は特にテレビゲーム装置
に好適る、。
この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。
［実施例］
第１図を参照して、この実施例のビデオプロセサ１０は
ＣＰＵ１２と結合され、ＣＰＵ１２は、たとえば着脱式
のメモリカートリンジからなるプログラム記憶装置１４
からのプログラムデータに従って、ビデオプロセサ１０
に含まれるＣＰＵインタフェース】６を通して、そのプ
ログラムに従ってラスクスキャンモニタ１８の画面上に
画像が表示されるように、後述のビデオプロセサ１０の
各コンポーネントに必要な信号やデータを与える。この
ようなＣＰＵ１２としては、たとえば１６ビツトのマイ
クロプロセサが利用される。
ＣＰＵ１２と結合され、ＣＰＵ１２は、たとえば着脱式
のメモリカートリンジからなるプログラム記憶装置１４
からのプログラムデータに従って、ビデオプロセサ１０
に含まれるＣＰＵインタフェース】６を通して、そのプ
ログラムに従ってラスクスキャンモニタ１８の画面上に
画像が表示されるように、後述のビデオプロセサ１０の
各コンポーネントに必要な信号やデータを与える。この
ようなＣＰＵ１２としては、たとえば１６ビツトのマイ
クロプロセサが利用される。
上述のように着脱式カートリッジからなるプログラム記
憶装置１４は、たとえばゲームの実行に必要なプログラ
ムデータおよびそのゲームのための動画キャラクタおよ
び背景画キャラクタのキャラクタデータが予め記憶され
たメモリを含む。第２図に示すように、プログラムデー
タは典型的にはＲＯＭによって構成されるプログラムメ
モリ１４ａに記憶され、キャラクタデータは典型的には
ＲＡＭによって構成されるキャラクタメモリエ４ｂに記
憶される。プログラムメモリ１４ａには、ゲームの実行
に必要な他のプログラムとともに、カラー演算プログラ
ムが含まれ、このカラー演算プログラムには、単一カラ
ーデータＲ，Ｇ、Ｂ、演算指定データＡＤＤＳＵＢ、平
均値指定データＨＬＦＥＮ、演算再指定データＡＤＮＯ
ＢＪ ７ ＡＤＮＢＡＣ１単一カラー付加イネーブル信
号５ＣＡＤＤ 、主画設定データＡＳＷ０．１、劇画設
定データＢＳＷ０，１、主面指定データＯＢＪＭ−ＢＧ
４Ｍ、剛直指定データ０ＢＪＳ −ＢＧ４Ｓ、第１ウイ
ンドウ設定データＷＡＰＩ、２、第２ウインドウ設定デ
ーターＢＰＩ、Ｐ２ 、第１ウィンドウ内外指定データ
ーＡｌ０１第２ウインドウ内外指定データーＢＩＯ１第
１ウインドウイネーブル信号−＾ＥＮ、第２ウィンドウ
イネーブル信号ＷＢＥＮ、および選択データＷＬＳＩ、
２等を含む。
憶装置１４は、たとえばゲームの実行に必要なプログラ
ムデータおよびそのゲームのための動画キャラクタおよ
び背景画キャラクタのキャラクタデータが予め記憶され
たメモリを含む。第２図に示すように、プログラムデー
タは典型的にはＲＯＭによって構成されるプログラムメ
モリ１４ａに記憶され、キャラクタデータは典型的には
ＲＡＭによって構成されるキャラクタメモリエ４ｂに記
憶される。プログラムメモリ１４ａには、ゲームの実行
に必要な他のプログラムとともに、カラー演算プログラ
ムが含まれ、このカラー演算プログラムには、単一カラ
ーデータＲ，Ｇ、Ｂ、演算指定データＡＤＤＳＵＢ、平
均値指定データＨＬＦＥＮ、演算再指定データＡＤＮＯ
ＢＪ ７ ＡＤＮＢＡＣ１単一カラー付加イネーブル信
号５ＣＡＤＤ 、主画設定データＡＳＷ０．１、劇画設
定データＢＳＷ０，１、主面指定データＯＢＪＭ−ＢＧ
４Ｍ、剛直指定データ０ＢＪＳ −ＢＧ４Ｓ、第１ウイ
ンドウ設定データＷＡＰＩ、２、第２ウインドウ設定デ
ーターＢＰＩ、Ｐ２ 、第１ウィンドウ内外指定データ
ーＡｌ０１第２ウインドウ内外指定データーＢＩＯ１第
１ウインドウイネーブル信号−＾ＥＮ、第２ウィンドウ
イネーブル信号ＷＢＥＮ、および選択データＷＬＳＩ、
２等を含む。
単一カラーデータＲ，Ｇ、Ｂは、動画ＯＢＪおよび第１
−第４背景画ＢＧＩ−ＢＯ２のいずれもが表示されない
ときバックカラーとして赤、緑。
−第４背景画ＢＧＩ−ＢＯ２のいずれもが表示されない
ときバックカラーとして赤、緑。
青のいずれかを付加る、ことができるが、その付加る、
バックカラーの諧調を示す５ビツトのデータである。演
算指定データＡＤＤＳＵＢは後述の演算回路において加
算る、か減算る、かを示す１ピントのデータである。平
均値指定データ肛ＦＥＮは後述の演算回路において平均
値を求めるかどうかを指定る、１ビツトのデータである
。演算画指定データＡＤＮＯＢＪ −ＡＤＮＢＡＣは、
副面データが加算されるべき被加算データを示し、それ
ぞれ１ビツトの指定データＡＤＢＯＢＪ、 ＡＤＮＢＧ
Ｉ、 ＡＤＮＢＧ２．八ＤＮＢＧ３． ＡＤＮＢＧ４お
よびＡＤＮＢＡＣを含む。なお、演算画指定データＡＤ
ＨＢＡＣは上述のバックカラーであることを示す。単一
カラー付加イネーブル信号５ＣＡＤＤは、上述のバック
カラーを付加る、かどうかを示す１ビツトのデータであ
る。生繭設定データＡＳＷＯおよびＡＳＷＩは後述の主
データ制御回路に与えられるそれぞれ１ビツトのデータ
であり、劇画設定データＢＳＷＯおよびＢＳＷＩは後述
の副データ制御回路に与えられるそれぞれ１ビツトのデ
ータである。生繭指定データＯＢＪＭ −ＢＧ４Ｍは、
どの画を生繭として指定しているかを示すデータであり
、それぞれが１ビツトである指定データＯＢＪＭ、 Ｂ
Ｇ１？Ｉ、 ＢＧ２Ｍ、 ＢＧ３ＭおよびＢＧ４Ｍを含
む。そして、開直指定データ０ＢＪＳ −ＢＧ４Ｓは、
どの画を劇画として指定る、かを示すデータであり、そ
れぞれ１ビツトの指定データ０ＢＪＳ、 ＢＧＩＳ。
バックカラーの諧調を示す５ビツトのデータである。演
算指定データＡＤＤＳＵＢは後述の演算回路において加
算る、か減算る、かを示す１ピントのデータである。平
均値指定データ肛ＦＥＮは後述の演算回路において平均
値を求めるかどうかを指定る、１ビツトのデータである
。演算画指定データＡＤＮＯＢＪ −ＡＤＮＢＡＣは、
副面データが加算されるべき被加算データを示し、それ
ぞれ１ビツトの指定データＡＤＢＯＢＪ、 ＡＤＮＢＧ
Ｉ、 ＡＤＮＢＧ２．八ＤＮＢＧ３． ＡＤＮＢＧ４お
よびＡＤＮＢＡＣを含む。なお、演算画指定データＡＤ
ＨＢＡＣは上述のバックカラーであることを示す。単一
カラー付加イネーブル信号５ＣＡＤＤは、上述のバック
カラーを付加る、かどうかを示す１ビツトのデータであ
る。生繭設定データＡＳＷＯおよびＡＳＷＩは後述の主
データ制御回路に与えられるそれぞれ１ビツトのデータ
であり、劇画設定データＢＳＷＯおよびＢＳＷＩは後述
の副データ制御回路に与えられるそれぞれ１ビツトのデ
ータである。生繭指定データＯＢＪＭ −ＢＧ４Ｍは、
どの画を生繭として指定しているかを示すデータであり
、それぞれが１ビツトである指定データＯＢＪＭ、 Ｂ
Ｇ１？Ｉ、 ＢＧ２Ｍ、 ＢＧ３ＭおよびＢＧ４Ｍを含
む。そして、開直指定データ０ＢＪＳ −ＢＧ４Ｓは、
どの画を劇画として指定る、かを示すデータであり、そ
れぞれ１ビツトの指定データ０ＢＪＳ、 ＢＧＩＳ。
ＢＧ２Ｓ、 ＢＧ３ｓおよびＢＧ４Ｓを含む。
さらに、この実施例では、第３図に示すようにビデオプ
ロセサ１０に結合されるラスタスキャンモニタ１８上で
２つのウィンドウＷＡおよびＷＢを設定し、そのウィン
ドウＷＡおよび／またはＷＢの内側または外側において
、カラー演算を行うことができる。そして、第１ウイン
ドウ設定データＷＡＰＩ、 ２は、各ライン毎に設定さ
れ、第１ウインドウＷＡの左端位置および右端位置を示
すデータであり、第２ウインドウ設定データーＢＰＩ、
２は同しく第２ウインドウＷＢの左端位置および右端位
置を示すデータである。そして、第１ウインドウ内外指
定データＷＡＰｒＯおよび第２ウインドウ内外指定デー
ターＢＰＩＯは、それぞれ、第１ウインドウＷＡおよび
第２ウインドウＷＢの内側か外側かを示す１ビツトのデ
ータである。第１ウインドウＷＡをイネーブルる、とき
第１ウインドウイネーブル信号−ＡＥＮが、第２ウイン
ドウＷＢをイネーブルる、とき第２ウインドウイネーブ
ル信号―ＢＥＮが、それぞれ、１ビツトのデータとして
設定される。そして、選択データＷＬＳＩおよびＷＬＳ
２は後述のマルチプレクサ１３２（第１１図）の選択信
号として用いられる。
ロセサ１０に結合されるラスタスキャンモニタ１８上で
２つのウィンドウＷＡおよびＷＢを設定し、そのウィン
ドウＷＡおよび／またはＷＢの内側または外側において
、カラー演算を行うことができる。そして、第１ウイン
ドウ設定データＷＡＰＩ、 ２は、各ライン毎に設定さ
れ、第１ウインドウＷＡの左端位置および右端位置を示
すデータであり、第２ウインドウ設定データーＢＰＩ、
２は同しく第２ウインドウＷＢの左端位置および右端位
置を示すデータである。そして、第１ウインドウ内外指
定データＷＡＰｒＯおよび第２ウインドウ内外指定デー
ターＢＰＩＯは、それぞれ、第１ウインドウＷＡおよび
第２ウインドウＷＢの内側か外側かを示す１ビツトのデ
ータである。第１ウインドウＷＡをイネーブルる、とき
第１ウインドウイネーブル信号−ＡＥＮが、第２ウイン
ドウＷＢをイネーブルる、とき第２ウインドウイネーブ
ル信号―ＢＥＮが、それぞれ、１ビツトのデータとして
設定される。そして、選択データＷＬＳＩおよびＷＬＳ
２は後述のマルチプレクサ１３２（第１１図）の選択信
号として用いられる。
このようなプログラムデータがプログラム記憶装置１４
からＣＰＵ１２によって読み出され、ＣＰＵインタフェ
ース１６を通して出力される。ＣＰＵインタフェース１
６は、ＣＰＵ１２のアドレスバスからアドレスデータを
受けるアドレスデコーダ２０およびＣＰＵ１２のデータ
バスからデータを受けるデータラッチ２４を含む。アド
レスデコーダ２２はＣＰＵＩ ２からのアドレスをデコ
ードして第４図に示す各ラッチのラッチイネーブル信号
を出力る、。これらラッチイネーブル信号がゲート回路
２６を構成る、ＡＮＤゲート２６ａ−２６ｉのそれぞれ
の一方入力に与えられる、ＡＮＤゲー）２６ａ−２６ｉ
のそれぞれの他方入力には、ＣＰＵ１２からの書込信号
／ＷＲＩＴＥがインバータによって反転されて与えられ
る。この書込信号／ＷＲＩＴＥの反転信号はまたデータ
ラッチ２４にも与えられ、ラッチ信号として作用る、。
からＣＰＵ１２によって読み出され、ＣＰＵインタフェ
ース１６を通して出力される。ＣＰＵインタフェース１
６は、ＣＰＵ１２のアドレスバスからアドレスデータを
受けるアドレスデコーダ２０およびＣＰＵ１２のデータ
バスからデータを受けるデータラッチ２４を含む。アド
レスデコーダ２２はＣＰＵＩ ２からのアドレスをデコ
ードして第４図に示す各ラッチのラッチイネーブル信号
を出力る、。これらラッチイネーブル信号がゲート回路
２６を構成る、ＡＮＤゲート２６ａ−２６ｉのそれぞれ
の一方入力に与えられる、ＡＮＤゲー）２６ａ−２６ｉ
のそれぞれの他方入力には、ＣＰＵ１２からの書込信号
／ＷＲＩＴＥがインバータによって反転されて与えられ
る。この書込信号／ＷＲＩＴＥの反転信号はまたデータ
ラッチ２４にも与えられ、ラッチ信号として作用る、。
ＣＰＵ１２からデータバスに第１ウィンドウ左端位置デ
ーターＡＰＩが出力されるとき、アドレスバスにはデー
タラッチ２８を指定る、アドレスが出力され、アドレス
デコーダ２０からゲート回路２６のＡＮＤゲー）２６ｆ
に“１゛が出力される。
ーターＡＰＩが出力されるとき、アドレスバスにはデー
タラッチ２８を指定る、アドレスが出力され、アドレス
デコーダ２０からゲート回路２６のＡＮＤゲー）２６ｆ
に“１゛が出力される。
したがって、データラッチ２４にランチされた第１ウィ
ンドウ左端位置データーＡＰＩが、データラッチ２８に
ラッチされる。同じようにして、第１ウィンドウ右端位
置データＷＡＰ２．第２ウィンドウ左端位置データＷＢ
ＰＩおよび第２ウィンドウ右端位置データＷＢＰ２が、
アドレスデコーダ２０からの出力すなわちＡＮＤゲー）
２６ｇ、２６ｈおよび２６１からの信号に応答してデー
タラッチ３０．３２および３４にラッチされる。
ンドウ左端位置データーＡＰＩが、データラッチ２８に
ラッチされる。同じようにして、第１ウィンドウ右端位
置データＷＡＰ２．第２ウィンドウ左端位置データＷＢ
ＰＩおよび第２ウィンドウ右端位置データＷＢＰ２が、
アドレスデコーダ２０からの出力すなわちＡＮＤゲー）
２６ｇ、２６ｈおよび２６１からの信号に応答してデー
タラッチ３０．３２および３４にラッチされる。
また、データラッチ３６．３８および４０にはＣＰＵＩ
２から出力された単一カラーデータＲ５Ｇ、Ｂがそれ
ぞれラッチされるが、この単一カラーデータは５ビツト
であり、一方データラッチ２４は８ビツトであるので、
ＣＰＵＩ ２からは上位３ビツトにはデータラッチ３６
．３８または４０のいずれかを示すデータを出力る、。
２から出力された単一カラーデータＲ５Ｇ、Ｂがそれ
ぞれラッチされるが、この単一カラーデータは５ビツト
であり、一方データラッチ２４は８ビツトであるので、
ＣＰＵＩ ２からは上位３ビツトにはデータラッチ３６
．３８または４０のいずれかを示すデータを出力る、。
このとき同時に、アドレスデコーダ２０からはデコーダ
４２を指定る、信号が出力されているので、この上位３
ビツトがデコーダ４２によってデコードされ、デコーダ
４２からデータラッチ３６．３８および４０の１つをイ
ネーブルる、信号が出力される。
４２を指定る、信号が出力されているので、この上位３
ビツトがデコーダ４２によってデコードされ、デコーダ
４２からデータラッチ３６．３８および４０の１つをイ
ネーブルる、信号が出力される。
だたし、データラッチ３６−４０に同じデータを書き込
むときには、全てのデータラッチ３６−４０を指定る、
出力が得られ、したがってデータラッチ３６−４０には
全て同じ諧調データがラッチされることになる。
むときには、全てのデータラッチ３６−４０を指定る、
出力が得られ、したがってデータラッチ３６−４０には
全て同じ諧調データがラッチされることになる。
そして、データラッチ４４，４６，４８．５０および５
２には、第４図に図示しかつ先に説明したような、ＣＰ
ＵＩ ２がプログラムデータ記憶装置１４から読み出し
たそれぞれのデータないし信号がラッチされるが、ここ
では繰り返しは省略る、。
２には、第４図に図示しかつ先に説明したような、ＣＰ
ＵＩ ２がプログラムデータ記憶装置１４から読み出し
たそれぞれのデータないし信号がラッチされるが、ここ
では繰り返しは省略る、。
たとえば６４にバイトのＳ ＲＡ Ｍ （Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からな
る画像データ記憶装置５４はスクリーンＲＡＭおよびキ
ャラクタＲＡＭを含み、キャラクタＲＡＭにはプログラ
ム記憶装置１４のキャラクタメモリ１４ｂからのグラフ
ィックデータ（ドツトデータ）がＣＰＵＩ ２およびＣ
ＰＵインタフェース１６を通して転送される。
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）からな
る画像データ記憶装置５４はスクリーンＲＡＭおよびキ
ャラクタＲＡＭを含み、キャラクタＲＡＭにはプログラ
ム記憶装置１４のキャラクタメモリ１４ｂからのグラフ
ィックデータ（ドツトデータ）がＣＰＵＩ ２およびＣ
ＰＵインタフェース１６を通して転送される。
ビデオプロセサ１０は、タイミング信号発生回路５６を
含み、このタイミング信号発生回路５６は、たとえば２
１．４７７２７ＭＨｚの基本クロックを受け、この基本
クロックをたとえばカウンタ、デコーダ、論理回路等で
処理る、ことによって、必要なタイミング信号を作成し
、このビデオプロセサ１０に含まれる各コンポーネント
に与える。たとえば、基本クロツクが１／２分周される
と、タイミング信号／ＩＯＭ （この明細書において“
／”°は反転を意味る、）が得られる。このタイミング
信号／ＩＯＭがさらに１／２分周された信号がラスクス
キャンモニタ１８の画面上の１ドツト（ピクセル）の表
示間に相当る、タイミング信号１５Ｍとなる。したがっ
て、このタイミング信号１５Ｍをカウントる、ことによ
って、モニタ１８の画面上の垂直方向の位！（Ｖ位置）
および水平方向の位１ｔ（Ｈ位置）および示す■位置デ
ータＶｐおよびＨ位置データＨｐが得られる。タイミン
グ信号発生回路５６は、さらに、このＶ位置データＶｐ
およびＨ位置データＨｐに基づいて、ラスクスキャンモ
ニタ１８に必要な同期信号ＶｓｙｎｃおよびＨｓｙｎＣ
を作成し、これを後述の映像信号作成回路に与える。そ
して、タイミング信号発生回路５６は、ラスクスキャン
モニタ１８のスキャン中（表示期間中）１１１１１とな
る信号ＨＶＦ ＩＥＬＤを出力る、とともに、各水平ス
キャンの開始時に°°１“となるタイミング信号−ＣＬ
Ｄを出力る、。信号ＨＶＦ ＩＥＬＤは後述の主データ
制御回路および副データ制御回路に与えられ、信号ＷＣ
ＬＤは後述の範囲信号発生回路に与えられる。
含み、このタイミング信号発生回路５６は、たとえば２
１．４７７２７ＭＨｚの基本クロックを受け、この基本
クロックをたとえばカウンタ、デコーダ、論理回路等で
処理る、ことによって、必要なタイミング信号を作成し
、このビデオプロセサ１０に含まれる各コンポーネント
に与える。たとえば、基本クロツクが１／２分周される
と、タイミング信号／ＩＯＭ （この明細書において“
／”°は反転を意味る、）が得られる。このタイミング
信号／ＩＯＭがさらに１／２分周された信号がラスクス
キャンモニタ１８の画面上の１ドツト（ピクセル）の表
示間に相当る、タイミング信号１５Ｍとなる。したがっ
て、このタイミング信号１５Ｍをカウントる、ことによ
って、モニタ１８の画面上の垂直方向の位！（Ｖ位置）
および水平方向の位１ｔ（Ｈ位置）および示す■位置デ
ータＶｐおよびＨ位置データＨｐが得られる。タイミン
グ信号発生回路５６は、さらに、このＶ位置データＶｐ
およびＨ位置データＨｐに基づいて、ラスクスキャンモ
ニタ１８に必要な同期信号ＶｓｙｎｃおよびＨｓｙｎＣ
を作成し、これを後述の映像信号作成回路に与える。そ
して、タイミング信号発生回路５６は、ラスクスキャン
モニタ１８のスキャン中（表示期間中）１１１１１とな
る信号ＨＶＦ ＩＥＬＤを出力る、とともに、各水平ス
キャンの開始時に°°１“となるタイミング信号−ＣＬ
Ｄを出力る、。信号ＨＶＦ ＩＥＬＤは後述の主データ
制御回路および副データ制御回路に与えられ、信号ＷＣ
ＬＤは後述の範囲信号発生回路に与えられる。
背景画データ発生回路５８は、ＣＰＵインタフェース１
６を通してＣＰＵＩ ２から与えられたプログラムデー
タに従って、プログラム記憶装置１４のプログラムメモ
リ１４ａから背景画（静止画）のパターンデータ（キャ
ラクタコード）を読み出し、そのパターンデータに基づ
いて、画像データ記憶装置１５４から背景画のグラフィ
ックデータを読み出し、それを背景画データＢＧＩ、
ＢＧ２． ＢＧ３およびＢＧ４として出力る、。すなわ
ち、画像データ記憶装置５４の背景パターンデータ領域
には第６図に示す背景画パターンデータがキャラクタ毎
に記憶される。１つのキャラクタを示す背景キャラクタ
データは、１０ビツトのネームデータ（キャラクタコー
ド）、３ビツトの属性データ、１ビツトの優先データお
よび２ビツトのフリンプデータが含まれる。背景画デー
タ発生回路５８では、タイミング信号発生回路５６から
のＨ位置データＨｐおよび■位置データＶｐに基づいて
、ラスクスキャンモニタ１８の画面上の各ライン位置に
対応る、画像データ記憶装置５４内の背景パターン領域
のアドレス値を算出し、そのアドレス値によって指定さ
れる画像データ記憶装置５４から、先のネームデータで
表されるキャラクタを構成る、グラフィックデータ（ド
ツトデータ）が出力される。複数の背景画セルを表示る
、場合、セルの数に応じて上述のネームデータおよび優
先データの読み出しを繰り返し、それぞれの背景画セル
に対応る、ドツトデータを優先データとともに出力る、
。この実施例では、４つのセルの背景画が同時に出力で
きるため、この背景画データ発生回路５日からは、第１
．第２．第３および第４の背景画データＢＧ１．ＢＧ２
．ＢＧ３およびＢＧ４が出力される。
６を通してＣＰＵＩ ２から与えられたプログラムデー
タに従って、プログラム記憶装置１４のプログラムメモ
リ１４ａから背景画（静止画）のパターンデータ（キャ
ラクタコード）を読み出し、そのパターンデータに基づ
いて、画像データ記憶装置１５４から背景画のグラフィ
ックデータを読み出し、それを背景画データＢＧＩ、
ＢＧ２． ＢＧ３およびＢＧ４として出力る、。すなわ
ち、画像データ記憶装置５４の背景パターンデータ領域
には第６図に示す背景画パターンデータがキャラクタ毎
に記憶される。１つのキャラクタを示す背景キャラクタ
データは、１０ビツトのネームデータ（キャラクタコー
ド）、３ビツトの属性データ、１ビツトの優先データお
よび２ビツトのフリンプデータが含まれる。背景画デー
タ発生回路５８では、タイミング信号発生回路５６から
のＨ位置データＨｐおよび■位置データＶｐに基づいて
、ラスクスキャンモニタ１８の画面上の各ライン位置に
対応る、画像データ記憶装置５４内の背景パターン領域
のアドレス値を算出し、そのアドレス値によって指定さ
れる画像データ記憶装置５４から、先のネームデータで
表されるキャラクタを構成る、グラフィックデータ（ド
ツトデータ）が出力される。複数の背景画セルを表示る
、場合、セルの数に応じて上述のネームデータおよび優
先データの読み出しを繰り返し、それぞれの背景画セル
に対応る、ドツトデータを優先データとともに出力る、
。この実施例では、４つのセルの背景画が同時に出力で
きるため、この背景画データ発生回路５日からは、第１
．第２．第３および第４の背景画データＢＧ１．ＢＧ２
．ＢＧ３およびＢＧ４が出力される。
動画データ発生回路６０は、図示しないがＯＡＭ （Ｏ
ｂｊｅｃｔ Ａｔｔｒｉｂｉｔｅ Ｍｅｍｏｒｙ）を含
み、このＯＡＭは合計１２８個のオブジェクトデータ（
属性データ）を記憶る、。このオブジェクトデータは、
第７図に示すように、合計３４ピントからなり、９ビツ
トのオブジェクト指定データ（ネームデータ）２８ビツ
トの■位置データ、９ビツトのＨ位置データ、３ビツト
のカラーデータ、２ビツトの優先データ、２ビツトのフ
リップデータおよび１ビツトのサイズ選択データを含む
。ＯＡＭから読み出し出されたオブジェクトデータに含
まれるネームデータおよび位置データならびにタイミン
グ信号発生回路５６からの■位置データに基づいて、画
像データ記憶装置５４内のキャラクタデータ領域がアド
レス指定され、したがって、画像データ記憶装置５４か
らは、そのキャラクタのグラフィックデータ（ドツトデ
ータ）および優先データが出力される。このようにして
、動画発生回路６０からは動画データＯＢＪが出力され
る。
ｂｊｅｃｔ Ａｔｔｒｉｂｉｔｅ Ｍｅｍｏｒｙ）を含
み、このＯＡＭは合計１２８個のオブジェクトデータ（
属性データ）を記憶る、。このオブジェクトデータは、
第７図に示すように、合計３４ピントからなり、９ビツ
トのオブジェクト指定データ（ネームデータ）２８ビツ
トの■位置データ、９ビツトのＨ位置データ、３ビツト
のカラーデータ、２ビツトの優先データ、２ビツトのフ
リップデータおよび１ビツトのサイズ選択データを含む
。ＯＡＭから読み出し出されたオブジェクトデータに含
まれるネームデータおよび位置データならびにタイミン
グ信号発生回路５６からの■位置データに基づいて、画
像データ記憶装置５４内のキャラクタデータ領域がアド
レス指定され、したがって、画像データ記憶装置５４か
らは、そのキャラクタのグラフィックデータ（ドツトデ
ータ）および優先データが出力される。このようにして
、動画発生回路６０からは動画データＯＢＪが出力され
る。
タイミング信号発生回路５６からのタイミング信号７５
Ｆが、上述の動画データＯＢＪおよび背景画データＢＧ
Ｉ −ＢＧ４とともに、主／副データ選択出力回路６２
に与えられる。この主／副データ選択出力回路６２には
、ＣＰＵインタフェース１６を通してＣＰＵ１２から与
えられる生繭指定データＯＢＪＭ −ＢＧ４Ｍおよび劇
画指定データ０ＢＪＳ−ＢＧ４Ｓが与えられる。したが
って、主／副データ選択出力回路５６は、その生繭指定
データおよび劇画指定データに応じて、動画データＯＢ
Ｊおよび背景画データＢＧＩ−ＢＧ４のいずれを生繭と
し、いずれを副画とる、かを決定し、タイミング信号５
Ｍ毎に、時分割的に交互に主データおよび副データとし
て出力る、。
Ｆが、上述の動画データＯＢＪおよび背景画データＢＧ
Ｉ −ＢＧ４とともに、主／副データ選択出力回路６２
に与えられる。この主／副データ選択出力回路６２には
、ＣＰＵインタフェース１６を通してＣＰＵ１２から与
えられる生繭指定データＯＢＪＭ −ＢＧ４Ｍおよび劇
画指定データ０ＢＪＳ−ＢＧ４Ｓが与えられる。したが
って、主／副データ選択出力回路５６は、その生繭指定
データおよび劇画指定データに応じて、動画データＯＢ
Ｊおよび背景画データＢＧＩ−ＢＧ４のいずれを生繭と
し、いずれを副画とる、かを決定し、タイミング信号５
Ｍ毎に、時分割的に交互に主データおよび副データとし
て出力る、。
詳しく述べると、この主／副データ選択出力回路６２は
、第８図に示すように、選択ゲート回路６４ａ−６４ｅ
を含む。各選択ゲート回路６４ａ−６４ｅは、それぞれ
同じ回路構成を有し、第８図では１つの選択ゲート回路
６４ａが他を代表して詳細に示されているので、ここで
は選択ゲート回路６４ａについて説明し、他の選択ゲー
ト回路６４ｂ−６４ｅについての説明は省略る、。
、第８図に示すように、選択ゲート回路６４ａ−６４ｅ
を含む。各選択ゲート回路６４ａ−６４ｅは、それぞれ
同じ回路構成を有し、第８図では１つの選択ゲート回路
６４ａが他を代表して詳細に示されているので、ここで
は選択ゲート回路６４ａについて説明し、他の選択ゲー
ト回路６４ｂ−６４ｅについての説明は省略る、。
選択ゲート回路６４ａは動画データ発生回路６０からの
動画データＯＢＪの各ビットをそれぞれの一方入力に受
けるＡＮＤゲート６６を含み、このＡＮＤゲート６６の
それぞれの他方入力にはＯＲゲート６８の出力が与えら
れる。ＯＲゲート６８の２人力としては、ＡＮＤゲート
７０および７２のそれぞれの出力が与えられる。ＡＮＤ
ゲート７０の一方入力にはＣＰＵインタフェースＩ６を
通して出力される生繭指定データＯＢＪＭが与えられ、
他方入力にはタイミング信号発生回路５６からのタイミ
ング信号５Ｍが与えられる。また、ＡＮＤゲート７２の
一方入力には、ＣＰＵインタフェース１６からの劇画指
定データ０ＢＪＳが与えられ、他方入力にはタイミング
信号発生回路５６からのタイミング信号１５Ｍが与えら
れる。
動画データＯＢＪの各ビットをそれぞれの一方入力に受
けるＡＮＤゲート６６を含み、このＡＮＤゲート６６の
それぞれの他方入力にはＯＲゲート６８の出力が与えら
れる。ＯＲゲート６８の２人力としては、ＡＮＤゲート
７０および７２のそれぞれの出力が与えられる。ＡＮＤ
ゲート７０の一方入力にはＣＰＵインタフェースＩ６を
通して出力される生繭指定データＯＢＪＭが与えられ、
他方入力にはタイミング信号発生回路５６からのタイミ
ング信号５Ｍが与えられる。また、ＡＮＤゲート７２の
一方入力には、ＣＰＵインタフェース１６からの劇画指
定データ０ＢＪＳが与えられ、他方入力にはタイミング
信号発生回路５６からのタイミング信号１５Ｍが与えら
れる。
したがって、動画が生繭として設定されると、生繭指定
データＯＢＪＭが“１′となり、劇画指定データ０ＢＪ
Ｓが°“０″となる。したがって、ＡＮＤゲート６６か
らは、タイミング信号５Ｍに同期して、動画データＯＢ
Ｊが出力される。また、動画が副画として設定されると
、劇画指定データ０ＢＪＳが°“１“となるので、ＡＮ
Ｄゲート６６からは、タイミング信号１５Ｍに同期して
動画データＯＢＪが出力される。
データＯＢＪＭが“１′となり、劇画指定データ０ＢＪ
Ｓが°“０″となる。したがって、ＡＮＤゲート６６か
らは、タイミング信号５Ｍに同期して、動画データＯＢ
Ｊが出力される。また、動画が副画として設定されると
、劇画指定データ０ＢＪＳが°“１“となるので、ＡＮ
Ｄゲート６６からは、タイミング信号１５Ｍに同期して
動画データＯＢＪが出力される。
同じように、第１背景画、第２背景画、第３背景画また
は第４背景画が生繭として設定されたとき、生繭指定デ
ータＢＧＩＭ、 ＢＧ２Ｍ、 Ｂに３ＭまたはＢＧ４Ｍ
が“′ｌ”として設定されるので、選択ゲート回路６４
ｂ、６４ｃ、６４ｄまたは６４ｅからは、タイミング信
号５Ｍに同期して、背景画データＢＧＩ、 ＢＧ２．
ＢＧ３またはＢＧ４が出力される。また、第１背景画、
第２背景画、第３背景画または第４背景画が副画として
設定されたとき、副画指定データＢＧＩｓ、 ＢＧ２Ｓ
、 ＢＧ３ＳまたはＢＧ４Ｓが“′１”′として設定さ
れるので、タイミング信号１５Ｍに同期して、選択ゲー
ト回路６４ｂ、６４ｃ、６４ｄまたは６４ｅから背景画
データＢＧＩ、 ＢＧ２． ＢＧ３またはＢＧ４が出力
される。
は第４背景画が生繭として設定されたとき、生繭指定デ
ータＢＧＩＭ、 ＢＧ２Ｍ、 Ｂに３ＭまたはＢＧ４Ｍ
が“′ｌ”として設定されるので、選択ゲート回路６４
ｂ、６４ｃ、６４ｄまたは６４ｅからは、タイミング信
号５Ｍに同期して、背景画データＢＧＩ、 ＢＧ２．
ＢＧ３またはＢＧ４が出力される。また、第１背景画、
第２背景画、第３背景画または第４背景画が副画として
設定されたとき、副画指定データＢＧＩｓ、 ＢＧ２Ｓ
、 ＢＧ３ＳまたはＢＧ４Ｓが“′１”′として設定さ
れるので、タイミング信号１５Ｍに同期して、選択ゲー
ト回路６４ｂ、６４ｃ、６４ｄまたは６４ｅから背景画
データＢＧＩ、 ＢＧ２． ＢＧ３またはＢＧ４が出力
される。
このようにして、主／副データ選択出力回路６２からは
、タイミング信号５Ｍが°“１”のとき主画データを出
力し、タイミング信号１５Ｍが“１°゛のとき劇画デー
タを出力る、。
、タイミング信号５Ｍが°“１”のとき主画データを出
力し、タイミング信号１５Ｍが“１°゛のとき劇画デー
タを出力る、。
主／副データ選択出力回路６２からの主画データおよび
劇画データが優先順位回路７４に与えられる。
劇画データが優先順位回路７４に与えられる。
なお、主／副データ選択出力回路６２から優先順位回路
７４に与えられるそれぞれのデータは、基本的には、グ
ラフィックデータ（ドツトデータ）および優先データを
含む。ただし、これらのグラフィックデータに代えて、
カラーコード（第６図および第７図）およびパレットデ
ータが出力されることもある。
７４に与えられるそれぞれのデータは、基本的には、グ
ラフィックデータ（ドツトデータ）および優先データを
含む。ただし、これらのグラフィックデータに代えて、
カラーコード（第６図および第７図）およびパレットデ
ータが出力されることもある。
優先順位回路７４は、動画や背景画が重なったとき優先
データで表される優先順位のより高いデータを出力る、
ための回路であり、具体的には第９図に示すように構成
される。すなわち、優先順位回路７４は透明検出回路７
６ａ、７６ｂ、７６ｃ、７６ｄおよび７６ｅを含み、こ
れらはそれぞれ動画データＯＢＪ 、背景画データＢＧ
Ｉ、 ＢＧ２． ＢＧ３およびＢＧ４に対応る、。なお
、これら透明検出回路７６ａ−７６ｅは同じ回路構成を
有しかつ第９図においては透明検出回路７６ａのみが他
を代表して詳細に示されているため、ここでは透明検出
回路７６ａを説明し、他の透明検出回路７６ｂ＝７６ｅ
についての詳細な説明は省略る、。
データで表される優先順位のより高いデータを出力る、
ための回路であり、具体的には第９図に示すように構成
される。すなわち、優先順位回路７４は透明検出回路７
６ａ、７６ｂ、７６ｃ、７６ｄおよび７６ｅを含み、こ
れらはそれぞれ動画データＯＢＪ 、背景画データＢＧ
Ｉ、 ＢＧ２． ＢＧ３およびＢＧ４に対応る、。なお
、これら透明検出回路７６ａ−７６ｅは同じ回路構成を
有しかつ第９図においては透明検出回路７６ａのみが他
を代表して詳細に示されているため、ここでは透明検出
回路７６ａを説明し、他の透明検出回路７６ｂ＝７６ｅ
についての詳細な説明は省略る、。
透明検出回路７６ａはＯＲゲート７８を含み、そのＯＲ
ゲート７８の各入力には、動画データＯＢＪの各ビット
が与えられ、このＯＲゲート７８の出力が透明検出信号
としてプライオリティ回路８０に与えられる。透明検出
回路７６ａは、さらにそれぞれが動画データＯＢＪの各
ビットを受けるトライステートゲート８２を含む。動画
データＯＢＪの各ビットがすべて“０゛のとき、動画を
表示しない状態すなわち動画が透明であると定義されて
いるので、プライオリティ回路８０では、透明検出回路
７６ａ−７６ｅに含まれるＯＲゲート７８の出力が′°
１°゛のデータについてのみ、優先順位を決定る、。ト
ライステートゲート８２は、優先順位回路７４に個別に
入力されている動画データＯＢＪおよび背景画データＢ
ＧＩ、 ＢＧ２． ＢＧ３およびＢＧ４を１つの複合画
像データとして出力る、ためのものである。すなわち、
プライオリティ回路８０において、透明検出回路７６ａ
−７６ｅの出力“１”のデータのうち最優先のデータを
検出し、その複合画像データ識別信号を“０”にる、こ
とによって、最優先の画像データを出力る、。たとえば
、動画データＯＢＪの優先データがその動画データが最
優先に表示されるべきであると設定されていて、透明検
出回路７６ａのＯＲゲート７８の出力が“１”の場合、
プライオリティ回路８０から出力される１０ＢＪＳＥＬ
が“°０”となり、他の複合画像データ識別信号／ＢＧ
ＩＳＥＬ、 ／ＢＧ２ＳＥＬ、 ／ＢＧ３ＳＥＬ、 ／
ＢＧ４ＳＥＬおよび／ＢＡＣがいずれも′１″として出
力される。これによって、透明検出回路７６ａに含まれ
るトライステートゲート８２が開き、この優先順位回路
７４からは動画データＯＢＪのみが出力される。
ゲート７８の各入力には、動画データＯＢＪの各ビット
が与えられ、このＯＲゲート７８の出力が透明検出信号
としてプライオリティ回路８０に与えられる。透明検出
回路７６ａは、さらにそれぞれが動画データＯＢＪの各
ビットを受けるトライステートゲート８２を含む。動画
データＯＢＪの各ビットがすべて“０゛のとき、動画を
表示しない状態すなわち動画が透明であると定義されて
いるので、プライオリティ回路８０では、透明検出回路
７６ａ−７６ｅに含まれるＯＲゲート７８の出力が′°
１°゛のデータについてのみ、優先順位を決定る、。ト
ライステートゲート８２は、優先順位回路７４に個別に
入力されている動画データＯＢＪおよび背景画データＢ
ＧＩ、 ＢＧ２． ＢＧ３およびＢＧ４を１つの複合画
像データとして出力る、ためのものである。すなわち、
プライオリティ回路８０において、透明検出回路７６ａ
−７６ｅの出力“１”のデータのうち最優先のデータを
検出し、その複合画像データ識別信号を“０”にる、こ
とによって、最優先の画像データを出力る、。たとえば
、動画データＯＢＪの優先データがその動画データが最
優先に表示されるべきであると設定されていて、透明検
出回路７６ａのＯＲゲート７８の出力が“１”の場合、
プライオリティ回路８０から出力される１０ＢＪＳＥＬ
が“°０”となり、他の複合画像データ識別信号／ＢＧ
ＩＳＥＬ、 ／ＢＧ２ＳＥＬ、 ／ＢＧ３ＳＥＬ、 ／
ＢＧ４ＳＥＬおよび／ＢＡＣがいずれも′１″として出
力される。これによって、透明検出回路７６ａに含まれ
るトライステートゲート８２が開き、この優先順位回路
７４からは動画データＯＢＪのみが出力される。
なお、複合画像データ識別信号／ＢＡＣＫは、動画デー
タＯＢＪも背景画データＢＧＩ−ＢＧ４も出力されてい
ないことを示す信号であり、この場合にはバンクカラー
が表示される。
タＯＢＪも背景画データＢＧＩ−ＢＧ４も出力されてい
ないことを示す信号であり、この場合にはバンクカラー
が表示される。
ただし、先に説明したように、それらのデータは主／副
データ選択出力回路６２によって主データまたは副デー
タとして時分割的に出力されているので、この優先順位
回路７４においては、主データおよび副データについて
それぞれ優先順位が決定される。
データ選択出力回路６２によって主データまたは副デー
タとして時分割的に出力されているので、この優先順位
回路７４においては、主データおよび副データについて
それぞれ優先順位が決定される。
もし、優先順位回路７４からの複合データにグラフィッ
クデータではなくカラーコードおよびパレットデータを
含むときには、そのデータはカラーＲＡＭ８４に与えら
れる。
クデータではなくカラーコードおよびパレットデータを
含むときには、そのデータはカラーＲＡＭ８４に与えら
れる。
カラーＲＡＭ８４はＣＰＵインタフェース１６を通して
ＣＰＵ１２から与えられる８ビツトのパレフト選択デー
タを受け、優先順位回路７４から出力されるカラーコー
ドおよびパレットデータを各カラ−５ビツト合計１５ビ
ットのカラーデータ（諧調データ）に変換る、。すなわ
ち、カラーデータは、赤、緑および青についてそれぞれ
５ビツトで指定される諧調を有し、したがって、カラー
データは合計１５ビツトで構成される。
ＣＰＵ１２から与えられる８ビツトのパレフト選択デー
タを受け、優先順位回路７４から出力されるカラーコー
ドおよびパレットデータを各カラ−５ビツト合計１５ビ
ットのカラーデータ（諧調データ）に変換る、。すなわ
ち、カラーデータは、赤、緑および青についてそれぞれ
５ビツトで指定される諧調を有し、したがって、カラー
データは合計１５ビツトで構成される。
主／副選択出力回路６２すなわち優先順位回路７４から
の複合データがグラフィックデータのとき、このグラフ
ィックデータは直接データセレクタ８６に与えられる。
の複合データがグラフィックデータのとき、このグラフ
ィックデータは直接データセレクタ８６に与えられる。
データセレクタ８６には、ＣＰＵＩ ２から、直接モー
ドまたは間接モードを“１”または°゛０”で区別る、
モード信号が入力される。データセレクタ８６は、その
モード信号の“０″に応答してカラーＲＡＭ８４からの
１５ビツトのカラーデータを出力し、モード信号の１′
′に応答して優先順位回路７４からの１５ビツトのカラ
ーデータを出力る、。
ドまたは間接モードを“１”または°゛０”で区別る、
モード信号が入力される。データセレクタ８６は、その
モード信号の“０″に応答してカラーＲＡＭ８４からの
１５ビツトのカラーデータを出力し、モード信号の１′
′に応答して優先順位回路７４からの１５ビツトのカラ
ーデータを出力る、。
ただし、主データおよび副データがそれぞれの経路に出
力され、副データは単一カラー付加回路８８に与えられ
る。
力され、副データは単一カラー付加回路８８に与えられ
る。
単一カラー付加回路８８は、第４図のＣＰＵインタフェ
ース１６に含まれるデータラッチ３６゜３８および４０
から出力されるハックカラーデータをさらに受ける。そ
して、劇画データがない部分にバックカラーデータをカ
ラーデータとして付加る、かまたは副データをバックカ
ラーデータに完全に置き換える。
ース１６に含まれるデータラッチ３６゜３８および４０
から出力されるハックカラーデータをさらに受ける。そ
して、劇画データがない部分にバックカラーデータをカ
ラーデータとして付加る、かまたは副データをバックカ
ラーデータに完全に置き換える。
単一カラー付加回路８８は、具体的には第１０図に示さ
れる。すなわち、ＣＰＵインタフェース１６から赤、緑
および青の各５ビツトにハックカラーデータがデータセ
レクタ９０に与えられ、データセレクタ８６（第１図）
からの赤、緑および青の各５ビツトのカラーデータがラ
ッチ回路９２を通してデータセレクタ９０に与えられる
。ラッチ回路９２はＤＦＦによって構成され、タイミン
グ信号／ＩＯＭに応答してデータセレクタ８６からのカ
ラーデータをラッチる、。また、優先順位回路７４から
の複合画像データ識別信号／ＢＡＣＫおよびタイミング
信号／ＩＯＭが、ＤＦＦ９４に与えられ、このＤＦＦ９
４は、タイミング調整のために用いられる。すなわち、
ＤＦＦ９４はタイミング信号７１０Ｍに応答して、優先
順位回路７４からの識別信号／ＢＡＣＫをラッチる、。
れる。すなわち、ＣＰＵインタフェース１６から赤、緑
および青の各５ビツトにハックカラーデータがデータセ
レクタ９０に与えられ、データセレクタ８６（第１図）
からの赤、緑および青の各５ビツトのカラーデータがラ
ッチ回路９２を通してデータセレクタ９０に与えられる
。ラッチ回路９２はＤＦＦによって構成され、タイミン
グ信号／ＩＯＭに応答してデータセレクタ８６からのカ
ラーデータをラッチる、。また、優先順位回路７４から
の複合画像データ識別信号／ＢＡＣＫおよびタイミング
信号／ＩＯＭが、ＤＦＦ９４に与えられ、このＤＦＦ９
４は、タイミング調整のために用いられる。すなわち、
ＤＦＦ９４はタイミング信号７１０Ｍに応答して、優先
順位回路７４からの識別信号／ＢＡＣＫをラッチる、。
このＤＦＦ９４の出力ＱがＮＯＲゲート９６を通してデ
ータセレクタ９０の選択信号入力に与えられ、ＤＦＦ９
４の出力／ＱがＯＲゲート９８の一方入力に与えられる
。ＯＲゲート９８の他方入力には、ＮＯＲゲート９６と
同じく、ＣＰＵインタフェース１６を通してＣＰＵ１２
から与えられる前述の信号ＳＣＡ［ｌＤがインバータに
よって反転されて与えられる。信号５ＣＡＤＤが“０′
として設定されているとき、ＮＯＲゲート９６の出力は
“０”となり、データセレクタ９０はバックカラーデー
タを選択して出力る、。また、信号５ＣＡＤＤが“１”
に設定されたとき、Ｎ。
ータセレクタ９０の選択信号入力に与えられ、ＤＦＦ９
４の出力／ＱがＯＲゲート９８の一方入力に与えられる
。ＯＲゲート９８の他方入力には、ＮＯＲゲート９６と
同じく、ＣＰＵインタフェース１６を通してＣＰＵ１２
から与えられる前述の信号ＳＣＡ［ｌＤがインバータに
よって反転されて与えられる。信号５ＣＡＤＤが“０′
として設定されているとき、ＮＯＲゲート９６の出力は
“０”となり、データセレクタ９０はバックカラーデー
タを選択して出力る、。また、信号５ＣＡＤＤが“１”
に設定されたとき、Ｎ。
Ｒゲート９６の出力は信号／ＢＡＣＫに依存る、。そし
て、先に説明したように信号／ＢＡＣＫはどの画像デー
タもないこともないことを示す信号であり、この信号は
ＤＦＦ９４によって副データとしてタイミング調整され
た後、ＮＯＲゲート９６に与えられる。したがって、副
データに画像データがない状態では、データセレクタ９
０はバックカラーデータを選択し、副データとしていず
れかの画像データがある場合、データセレクタ９０はそ
のカラーデータを出力る、。
て、先に説明したように信号／ＢＡＣＫはどの画像デー
タもないこともないことを示す信号であり、この信号は
ＤＦＦ９４によって副データとしてタイミング調整され
た後、ＮＯＲゲート９６に与えられる。したがって、副
データに画像データがない状態では、データセレクタ９
０はバックカラーデータを選択し、副データとしていず
れかの画像データがある場合、データセレクタ９０はそ
のカラーデータを出力る、。
このようにして、単一カラー付加回路８８は、いずれの
画像データもないとき、副データとしてバックカラーデ
ータを与える。このとき、ＯＲゲート９８からは、副デ
ータとしてバックカラーデータを選択したことを示す信
号５ＢＣＫが出力される単一カラー付加回路８８からの
副データが、副データ制御回路１００に与えられ、デー
タセレクタ８６からの主データが主データ制御回路１０
２に与えられる。
画像データもないとき、副データとしてバックカラーデ
ータを与える。このとき、ＯＲゲート９８からは、副デ
ータとしてバックカラーデータを選択したことを示す信
号５ＢＣＫが出力される単一カラー付加回路８８からの
副データが、副データ制御回路１００に与えられ、デー
タセレクタ８６からの主データが主データ制御回路１０
２に与えられる。
ここで、画面範囲信号発生回路１０４について説明る、
。画面範囲信号発生回路１０４はラスクスキャンモニタ
１８の画面上のカラーウィンドウ範囲を設定る、ための
信号Ｃ−を出力る、ための回路である。具体的には第１
１図に示すように構成され、この画面範囲信号発生回路
１０４はカウンタ１０６を含み、カウンタ１０６のクロ
ック入力としてはタイミング信号発生回路５６からのタ
イミング信号５Ｍが与えられる。したがって、カウンタ
１０６は、ラスタスキャンモニタ１８の画面上の１ドツ
ト毎にそのカウンタ値が更新される。カウンタ１０６の
リセット入力にはタイミング信号発生回路５６からの信
号ＷＣＬＤが与えられ、したがってカウンタ１０６は各
水平走査の開始毎にリセットされ、クロック入力５Ｍに
よって順次インクリメントされる。
。画面範囲信号発生回路１０４はラスクスキャンモニタ
１８の画面上のカラーウィンドウ範囲を設定る、ための
信号Ｃ−を出力る、ための回路である。具体的には第１
１図に示すように構成され、この画面範囲信号発生回路
１０４はカウンタ１０６を含み、カウンタ１０６のクロ
ック入力としてはタイミング信号発生回路５６からのタ
イミング信号５Ｍが与えられる。したがって、カウンタ
１０６は、ラスタスキャンモニタ１８の画面上の１ドツ
ト毎にそのカウンタ値が更新される。カウンタ１０６の
リセット入力にはタイミング信号発生回路５６からの信
号ＷＣＬＤが与えられ、したがってカウンタ１０６は各
水平走査の開始毎にリセットされ、クロック入力５Ｍに
よって順次インクリメントされる。
カウンタ１０６の出力は第１ウィンドウ回路１０８ａお
よび第２ウィンドウ回路１０８ｂに与えられる。ただし
、第１１図では、第１ウィンドウ回路１０８ａのみが詳
細に図示されかつ両者は同様の構成であるため、ここで
はウィンドウ回路１０８ａについて説明る、。
よび第２ウィンドウ回路１０８ｂに与えられる。ただし
、第１１図では、第１ウィンドウ回路１０８ａのみが詳
細に図示されかつ両者は同様の構成であるため、ここで
はウィンドウ回路１０８ａについて説明る、。
第１ウィンドウ回路１０８ａは２つの一致検出回路１１
０および１１２を含み、カウンタ１０６のカウンタ値が
この一致検出回路１１０および１１２のそれぞれの一方
入力に与えられる。−数構出回路１１０および１１２の
それぞれの他方入力には、ＣＰＵインタフェース１６の
データラッチ２８および３０からの第１ウインドウ左端
第１データＷＡＰＩおよび−ＡＰ２が与えられる。−数
構出回路１１０は、左端位置データー＾Ｐ１とカウンタ
１０６のカウント値とを比較し、両者が一致した時点で
Ｒ３−ＦＦ１１４にセット入力を与える。同じように、
−数構出回路１１２は、カウンタ１０６のカウンタ値と
右端位置データーＡＰ２とを比較し、両者が一致した時
点でＲ５−ＦＦ１１６をセントる、。Ｒ３−ＦＦ１１４
および１１６はカウンタ１０６と同様に信号−ＣＬＤに
よってリセットされているので、それぞれセット入力が
与えられた時点で出力Ｑが′１”となる。ただし、Ｒ３
−ＦＦｌｌ６からは、出力／Ｑが出力されるので、セッ
ト入力が与えられた時点で出力が“０”となる。
０および１１２を含み、カウンタ１０６のカウンタ値が
この一致検出回路１１０および１１２のそれぞれの一方
入力に与えられる。−数構出回路１１０および１１２の
それぞれの他方入力には、ＣＰＵインタフェース１６の
データラッチ２８および３０からの第１ウインドウ左端
第１データＷＡＰＩおよび−ＡＰ２が与えられる。−数
構出回路１１０は、左端位置データー＾Ｐ１とカウンタ
１０６のカウント値とを比較し、両者が一致した時点で
Ｒ３−ＦＦ１１４にセット入力を与える。同じように、
−数構出回路１１２は、カウンタ１０６のカウンタ値と
右端位置データーＡＰ２とを比較し、両者が一致した時
点でＲ５−ＦＦ１１６をセントる、。Ｒ３−ＦＦ１１４
および１１６はカウンタ１０６と同様に信号−ＣＬＤに
よってリセットされているので、それぞれセット入力が
与えられた時点で出力Ｑが′１”となる。ただし、Ｒ３
−ＦＦｌｌ６からは、出力／Ｑが出力されるので、セッ
ト入力が与えられた時点で出力が“０”となる。
Ｒ３−ＦＦ１１４出力ＱおよびＲ３−ＦＦｌｌ６の出力
Ｑの反転がＡＮＤゲート１１８に与えられる。したがっ
て、ＡＮＤゲート１１８は、各水平走査毎に、第１ウィ
ンドウ左端位置データに相当る、タイミングから右端位
置データに相当る、タイミングまで“１”を出力る、。
Ｑの反転がＡＮＤゲート１１８に与えられる。したがっ
て、ＡＮＤゲート１１８は、各水平走査毎に、第１ウィ
ンドウ左端位置データに相当る、タイミングから右端位
置データに相当る、タイミングまで“１”を出力る、。
ＡＮＤゲート１１８出力はＣＰＵインタフェース１６か
ら与えられる第１ウインドウ内外指定信号−ＡＩＯとと
もにイクスクルーシプＯＲゲート１２０に与えられる。
ら与えられる第１ウインドウ内外指定信号−ＡＩＯとと
もにイクスクルーシプＯＲゲート１２０に与えられる。
イクスクルーシブＯＲゲート１２０は信号−ＡＩＯが“
１パのときＡＮＤゲー１−１１８出力を反転し、それを
ＯＲゲート１２２の一方入力に与える。
１パのときＡＮＤゲー１−１１８出力を反転し、それを
ＯＲゲート１２２の一方入力に与える。
ＯＲゲート１２２の他方入力にはＣＰＵインタフェース
１６から与えられる第１ウインドウイネーブル信号−Ａ
ＥＮがインバータによって反転されて与えられる。した
がって、ＯＲゲート１２２からは、信号−ＡＥＮが“１
″のとき、ＡＮＤゲート１１８の出力が１”の期間“１
”を出力る、。
１６から与えられる第１ウインドウイネーブル信号−Ａ
ＥＮがインバータによって反転されて与えられる。した
がって、ＯＲゲート１２２からは、信号−ＡＥＮが“１
″のとき、ＡＮＤゲート１１８の出力が１”の期間“１
”を出力る、。
同様に第２ウィンドウ回路１０８ｂからもＯＲゲート出
力が得られる。これらＯＲゲートの出力がＯＲゲート１
２４．ＡＮＤゲート１２６．イクスクルーシブＯＲゲー
ト１２８およびイクスクルーシブＮＯＲゲート１３０の
それぞれの２人力として与えられる。これら各ゲート１
２４−１３０の出力がマルチプレクサ１３２に与えられ
る。
力が得られる。これらＯＲゲートの出力がＯＲゲート１
２４．ＡＮＤゲート１２６．イクスクルーシブＯＲゲー
ト１２８およびイクスクルーシブＮＯＲゲート１３０の
それぞれの２人力として与えられる。これら各ゲート１
２４−１３０の出力がマルチプレクサ１３２に与えられ
る。
また、ＣＰＵインタフェース１６からの信号−八ＥＮお
よび−ＢＥＮがＡＮＤゲート１３４に与えられ、このＡ
ＮＤゲート１３４の出力がＡＮＤゲート１３６および１
３８のそれぞれの一方入力に与えられる。ＡＮＤゲート
１３６の他方入力にはＣＰＵインタフェース１６からの
制御信号ＷＬＳＩが与えられ、ＡＮＤゲート１３８の他
方入力には制御信号ＷＬＳ２が与えられる。そして、Ａ
ＮＤゲート１３６および１３８の出力が、それぞれ、マ
ルチプレクサ１３２の選択信号ＡおよびＢとして与えら
れるマルチプレクサ１３２は、ゲート１２４−１３０か
らの４つの入力から選択人力ＡおよびＢに従って１つを
選択してカラーウィンドウ範囲信号ＣＷとして出力る、
。
よび−ＢＥＮがＡＮＤゲート１３４に与えられ、このＡ
ＮＤゲート１３４の出力がＡＮＤゲート１３６および１
３８のそれぞれの一方入力に与えられる。ＡＮＤゲート
１３６の他方入力にはＣＰＵインタフェース１６からの
制御信号ＷＬＳＩが与えられ、ＡＮＤゲート１３８の他
方入力には制御信号ＷＬＳ２が与えられる。そして、Ａ
ＮＤゲート１３６および１３８の出力が、それぞれ、マ
ルチプレクサ１３２の選択信号ＡおよびＢとして与えら
れるマルチプレクサ１３２は、ゲート１２４−１３０か
らの４つの入力から選択人力ＡおよびＢに従って１つを
選択してカラーウィンドウ範囲信号ＣＷとして出力る、
。
すなわち、第１ウインドウまたは第２ウインドウのみを
使用る、場合には、ＣＰＵインタフェース１６からの信
号−ＡＥＮまたは−ＢＥＮが°“１”とじて設定される
。このとき、ＡＮＤゲート１３４の出力が０”となる。
使用る、場合には、ＣＰＵインタフェース１６からの信
号−ＡＥＮまたは−ＢＥＮが°“１”とじて設定される
。このとき、ＡＮＤゲート１３４の出力が０”となる。
したがって、ＡＮＤゲート１３６および１３８の出力が
ともに“Ｏ″となり、マルチプレクサ１３２はＯＲゲー
ト１２４の出力を範囲信号Ｃ−として選択る、。第１ウ
インドウＷＡのみをイネーブルる、とき、第１２Ａ図ま
たは第１２Ｂ図におル）でハツチングで示す部分におい
て範囲信号Ｃ−が“１ｈとなる。第１２Ａ図は内外指定
信号−ＡＩＯが“ｌ”のときを示し、第１２Ｂ図は内外
指定信号−ＡＩＯが°０”のときを示す。第２ウインド
ウＷＢのみをイネーブルる、とき、第１３Ａ図または第
１３Ｂ図においてハツチングで示す部分において範囲信
号Ｃ−が１″となる。第１３Ａ図は内外指定信号ＷＢｒ
Ｏが“ｌ”のときを示し、第１２Ｂ図は内外指定信号−
ＢＩＯが“０”のときを示す。
ともに“Ｏ″となり、マルチプレクサ１３２はＯＲゲー
ト１２４の出力を範囲信号Ｃ−として選択る、。第１ウ
インドウＷＡのみをイネーブルる、とき、第１２Ａ図ま
たは第１２Ｂ図におル）でハツチングで示す部分におい
て範囲信号Ｃ−が“１ｈとなる。第１２Ａ図は内外指定
信号−ＡＩＯが“ｌ”のときを示し、第１２Ｂ図は内外
指定信号−ＡＩＯが°０”のときを示す。第２ウインド
ウＷＢのみをイネーブルる、とき、第１３Ａ図または第
１３Ｂ図においてハツチングで示す部分において範囲信
号Ｃ−が１″となる。第１３Ａ図は内外指定信号ＷＢｒ
Ｏが“ｌ”のときを示し、第１２Ｂ図は内外指定信号−
ＢＩＯが“０”のときを示す。
もし、２つの信号−ＡＥＮおよび−ＢＥＮがともに“１
”として設定されたとき、マルチプレクサ１３０は制御
信号能Ｓｌおよび礼Ｓ２に従ってＡＮＤゲート１２６の
出力、イクスクルーシブＯＲゲート１２８の出力または
イクスクルーシブＮＯＲゲート１３０の出力を選択して
範囲信号開を出力る、。この場合には、内外指定信号Ｗ
ＡＩＯおよびＷＢＩＯはいずれも“１″として設定され
る。
”として設定されたとき、マルチプレクサ１３０は制御
信号能Ｓｌおよび礼Ｓ２に従ってＡＮＤゲート１２６の
出力、イクスクルーシブＯＲゲート１２８の出力または
イクスクルーシブＮＯＲゲート１３０の出力を選択して
範囲信号開を出力る、。この場合には、内外指定信号Ｗ
ＡＩＯおよびＷＢＩＯはいずれも“１″として設定され
る。
制御信号−ＬＳＩおよび−ＬＳ２がともに“０“に設定
されたとき、マルチプレクサ１３２はＡＮＤゲート１２
６の出力を選択る、が、この場合、第１４図においてハ
ツチングで示す範囲において°゛ｌ”′の範囲信号ＣＷ
が出力される。制御信号−ＬＳＩが“０′”として、ま
た制御信号ＷＬＳ２が“１”として設定されたとき、マ
ルチプレクサ１３２はイクスクルーシブＯＲゲート１２
８の出力を選択る、が、この場合、第１５図においてハ
ツチングで示す範囲において＋１１１＋の範囲信号Ｃ−
が出力される。制御信号ＷＬＳＩおよび−ＬＳ２がとも
に“１″゛に設定されたとき、マルチプレクサ１３２は
イクスクルーシプＮＯＲゲート１３０の出力を選択る、
が、この場合、第１６図においてハツチングで示す範囲
において“′１”の範囲信号Ｃ曽が出力される。
されたとき、マルチプレクサ１３２はＡＮＤゲート１２
６の出力を選択る、が、この場合、第１４図においてハ
ツチングで示す範囲において°゛ｌ”′の範囲信号ＣＷ
が出力される。制御信号−ＬＳＩが“０′”として、ま
た制御信号ＷＬＳ２が“１”として設定されたとき、マ
ルチプレクサ１３２はイクスクルーシブＯＲゲート１２
８の出力を選択る、が、この場合、第１５図においてハ
ツチングで示す範囲において＋１１１＋の範囲信号Ｃ−
が出力される。制御信号ＷＬＳＩおよび−ＬＳ２がとも
に“１″゛に設定されたとき、マルチプレクサ１３２は
イクスクルーシプＮＯＲゲート１３０の出力を選択る、
が、この場合、第１６図においてハツチングで示す範囲
において“′１”の範囲信号Ｃ曽が出力される。
そして、後述の演算回路においては、演算制御回路の制
御に従って、カラーウィンドウ範囲信号ｃｈが“１”の
期間にのみ、所定の演算を行うことに予め留意されたい
。
御に従って、カラーウィンドウ範囲信号ｃｈが“１”の
期間にのみ、所定の演算を行うことに予め留意されたい
。
演算制御回路１４０は、具体的には第１７図に示される
。
。
すなわち、先に説明したデータＡＳＷＩ、 ＡＳＷＯ，
ＢＳＷｌおよびＢＳＩがＣＰＵインタフェース１６を通
してＣＰＵ１２すなわちプログラム記憶装置１４がら与
えられる。これらの信号ＡＳＷ０．１およびＢＳＷｏ、
１は、上述の画面範囲信号発生回路１０４からの画面
範囲信号Ｃ−を後述の演算回路における演算実行時にど
のように利用る、かを決定る、ための信号である。そし
て、２つの信号ＡＳＷＯおよびＡＳＷＩがともに０”の
とき、ＮＯＲゲート１４２から“１′。
ＢＳＷｌおよびＢＳＩがＣＰＵインタフェース１６を通
してＣＰＵ１２すなわちプログラム記憶装置１４がら与
えられる。これらの信号ＡＳＷ０．１およびＢＳＷｏ、
１は、上述の画面範囲信号発生回路１０４からの画面
範囲信号Ｃ−を後述の演算回路における演算実行時にど
のように利用る、かを決定る、ための信号である。そし
て、２つの信号ＡＳＷＯおよびＡＳＷＩがともに０”の
とき、ＮＯＲゲート１４２から“１′。
が出力され、これがＯＲゲート１４４に入力される。し
たがって、このとき信号ＭＡＩＮＡＲＥＡが１”となり
、上述の主データ制御回路１０２に与えられるとともに
、ＡＮＤゲート１４６の１人力に与えられる。
たがって、このとき信号ＭＡＩＮＡＲＥＡが１”となり
、上述の主データ制御回路１０２に与えられるとともに
、ＡＮＤゲート１４６の１人力に与えられる。
信号ＡＳＷＯおよびＡＳＷＩがともに“１″のとき、Ｎ
ＯＲゲート１４２は０”を出力る、。一方、信号ＡＳＷ
Ｏは反転されてＡＮＤゲート１４８に入力されるため、
このＡＮＤゲート１４８の出力もまた°“０″となる。
ＯＲゲート１４２は０”を出力る、。一方、信号ＡＳＷ
Ｏは反転されてＡＮＤゲート１４８に入力されるため、
このＡＮＤゲート１４８の出力もまた°“０″となる。
さらに、信号＾ＳＷＩは反転されてＡＮＤゲート１５０
に入力されるため、このＡＮＤゲート１５０の出力も“
０”であり、したがってＯＲゲート１４４の出力は“′
Ｏ”となる。この場合、ＯＲゲート１４４の出力は画面
範囲信号ＣＷには無関係になる。
に入力されるため、このＡＮＤゲート１５０の出力も“
０”であり、したがってＯＲゲート１４４の出力は“′
Ｏ”となる。この場合、ＯＲゲート１４４の出力は画面
範囲信号ＣＷには無関係になる。
次に、信号ＡＳＷＯが“１′°であり信号ＡＳＷＩが“
０′”のときには、ＮＯＲゲート１４２の出力は“０”
となり、ＡＮＤゲート１５０の出力は“Ｏ゛となり、Ａ
ＮＤゲート１４８からは画面範囲信号部がそのまま出力
される。この場合には、画面範囲信号Ｃ−がＯＲゲート
１４４を通過し、そのまま信号ＭＡＩＮＡＲＥＡとなる
。
０′”のときには、ＮＯＲゲート１４２の出力は“０”
となり、ＡＮＤゲート１５０の出力は“Ｏ゛となり、Ａ
ＮＤゲート１４８からは画面範囲信号部がそのまま出力
される。この場合には、画面範囲信号Ｃ−がＯＲゲート
１４４を通過し、そのまま信号ＭＡＩＮＡＲＥＡとなる
。
さらに、信号ＡＳＷＯが“０”でありかつ信号ＡＳＷＩ
が“１”の場合、ＯＲゲート１４４からは、ＡＮＤゲー
ト１５０を通って反転された画面範囲信号ＣＷが出力さ
れる。
が“１”の場合、ＯＲゲート１４４からは、ＡＮＤゲー
ト１５０を通って反転された画面範囲信号ＣＷが出力さ
れる。
なお、信号ＢＳＷＯおよびＢＳＷＩについても、ゲート
１５２−１５８によって先に述べたと同様の処理が行わ
れる。したがって、ＯＲゲート１１４および１５４から
出力される信号ＭＡＩＮＡＲＥＡおよび５ＵＢＡＲＥＡ
は、次表のとおりである。
１５２−１５８によって先に述べたと同様の処理が行わ
れる。したがって、ＯＲゲート１１４および１５４から
出力される信号ＭＡＩＮＡＲＥＡおよび５ＵＢＡＲＥＡ
は、次表のとおりである。
表
ＡＳＷＯ（また１、１ＢＳＷＯ）
０ １ ０ １ＡＳＷＩ （または Ｂ
ＳＷＩ） ０ ０ １
１ＭＡＩＮＡＲＥＡ（または ５ＬＩＢＡＩ’１
ＥＡ） Ｉ ＣＷ ／い ０演算制御
回路１４０は、さらに、６つのＡＮＤゲート１６０，１
６２，１６４，１６６．１６８および１７０を含む。Ａ
ＮＤゲート１６０の２人力には優先順位回路７４からの
信号１０ＢＪＳＥＬとＣＰＵインタフェース１４からの
データＡＤＮＯＢＧが与えられる。同じように、ＡＮＤ
ゲート１６２の２人力には信号／ＢＧＩＳＥＬとデータ
ＡＤＮＢＧＩとが与えられる。ＡＮＤゲート１６４の２
人力には信号／ＢＧ２ＳＥＬおよびデータＡＤＮＢＧ２
が与えられる。ＡＮＤゲート１６６には、信号／ＢＧ３
ＳＥＬおよびデータＡＤＮＢＧ３が与えられ、ＡＮＤゲ
ート１６８には、信号／ＢＧ ４．Ｓ Ｅ Ｌおよびデ
ータＡＤＮＢＧ４が与えられ、そしてＡＮＤゲート１７
０には信号／ＢＡＣＫおよびデータＡＤＮＢＡＣが与え
られる。したがって、ＡＮＤゲー１−１６０−１７０か
らは、それぞれの２人力がともにパ１゛のとき加算命令
信号が出力され、これらの加算命令信号がＯＲゲート１
７２を通して上述の副データ制御回路１００に与えられ
るとともにＡＮＤゲート１４６の入力に与えられる。
０ １ ０ １ＡＳＷＩ （または Ｂ
ＳＷＩ） ０ ０ １
１ＭＡＩＮＡＲＥＡ（または ５ＬＩＢＡＩ’１
ＥＡ） Ｉ ＣＷ ／い ０演算制御
回路１４０は、さらに、６つのＡＮＤゲート１６０，１
６２，１６４，１６６．１６８および１７０を含む。Ａ
ＮＤゲート１６０の２人力には優先順位回路７４からの
信号１０ＢＪＳＥＬとＣＰＵインタフェース１４からの
データＡＤＮＯＢＧが与えられる。同じように、ＡＮＤ
ゲート１６２の２人力には信号／ＢＧＩＳＥＬとデータ
ＡＤＮＢＧＩとが与えられる。ＡＮＤゲート１６４の２
人力には信号／ＢＧ２ＳＥＬおよびデータＡＤＮＢＧ２
が与えられる。ＡＮＤゲート１６６には、信号／ＢＧ３
ＳＥＬおよびデータＡＤＮＢＧ３が与えられ、ＡＮＤゲ
ート１６８には、信号／ＢＧ ４．Ｓ Ｅ Ｌおよびデ
ータＡＤＮＢＧ４が与えられ、そしてＡＮＤゲート１７
０には信号／ＢＡＣＫおよびデータＡＤＮＢＡＣが与え
られる。したがって、ＡＮＤゲー１−１６０−１７０か
らは、それぞれの２人力がともにパ１゛のとき加算命令
信号が出力され、これらの加算命令信号がＯＲゲート１
７２を通して上述の副データ制御回路１００に与えられ
るとともにＡＮＤゲート１４６の入力に与えられる。
ＡＮＤゲート１４６には、さらに、単一カラー付加回路
８８からの信号／５ＢＣＫが与えられ、ＡＮＤゲート１
４６の出力はＣＰ Ｕインタフェース１６からのデータ
ＨＬＦＥＮとともにＡＮＤゲート１７４に与えられる。
８８からの信号／５ＢＣＫが与えられ、ＡＮＤゲート１
４６の出力はＣＰ Ｕインタフェース１６からのデータ
ＨＬＦＥＮとともにＡＮＤゲート１７４に与えられる。
したがって、このＡＮＤゲート１７４は、加算命令信号
がありかつ２つの信号ＭＡＩＮＡＲＥＡおよび５ＵＢＡ
ＲＥＡがともに′１°”であるときにのみ“１゛°を出
力し、それをＤＦＦ１７６に与えられる。このＤＦＦ
１７６のクロックにはタイミング信号発生回路５６から
のタイミング信号１５門が与えられ、ＤＦＦ１７６から
の出力は信号ＨＬＦＣＮＴとして後述の演算回路に与え
られる。
がありかつ２つの信号ＭＡＩＮＡＲＥＡおよび５ＵＢＡ
ＲＥＡがともに′１°”であるときにのみ“１゛°を出
力し、それをＤＦＦ１７６に与えられる。このＤＦＦ
１７６のクロックにはタイミング信号発生回路５６から
のタイミング信号１５門が与えられ、ＤＦＦ１７６から
の出力は信号ＨＬＦＣＮＴとして後述の演算回路に与え
られる。
第１８図に示すように、前述の副データ制御回路１００
は３人力ＡＮＤゲート１７８を含み、このＡＮＤゲー１
７８のそれぞれの入力には、信号５ＵＢＥＮ 、 ＨＶ
ＦＥＥＬＤおよび５ＵＢＡＲＥＡが与えられる。
は３人力ＡＮＤゲート１７８を含み、このＡＮＤゲー１
７８のそれぞれの入力には、信号５ＵＢＥＮ 、 ＨＶ
ＦＥＥＬＤおよび５ＵＢＡＲＥＡが与えられる。
信号５ＵＢＥＮおよび５ＵＢＡＲＥＡは、上述の演算制
御回路１４０から与えられ、信号ＨＶＦＥＥＬＤはタイ
ミング信号発生回路５６から与えられマスクスキャンモ
ニタ１８の表示期間中“１”となる。そして、ＡＮＤゲ
ート１７８の出力がＡＮＤゲート１８００のそれぞれの
一方入力に与えられる。このＡＮＤゲート１８０のそれ
ぞれの他方入力には、単一カラー付加回路８８からのカ
ラーデータの各ビットが与えられる。そして、信号５Ｕ
ＢＥＮ 、 ５ＵＢＡＲＥＡおよびＶＨＦＩＥＬＤがす
べて１“１”のときにのみ、単一カラー付加回路５２か
らのカラーデータが副データレジスタ１８２（第１図）
に与えられる。
御回路１４０から与えられ、信号ＨＶＦＥＥＬＤはタイ
ミング信号発生回路５６から与えられマスクスキャンモ
ニタ１８の表示期間中“１”となる。そして、ＡＮＤゲ
ート１７８の出力がＡＮＤゲート１８００のそれぞれの
一方入力に与えられる。このＡＮＤゲート１８０のそれ
ぞれの他方入力には、単一カラー付加回路８８からのカ
ラーデータの各ビットが与えられる。そして、信号５Ｕ
ＢＥＮ 、 ５ＵＢＡＲＥＡおよびＶＨＦＩＥＬＤがす
べて１“１”のときにのみ、単一カラー付加回路５２か
らのカラーデータが副データレジスタ１８２（第１図）
に与えられる。
主データの所定の画像データに対して副データと演算し
ようとる、場合、たとえば主データとして動画データＯ
ＢＪおよび背景画データＢＧＩを指定し、かつ副データ
と演算されるデータとして背景画データＢＧＩだけを設
定した場合には、主データが背景画データＢＧＩのとき
に信号５ＵＢＥＮが゛′１パとなり、副データが副デー
タレジスタ１８２に与えられる。
ようとる、場合、たとえば主データとして動画データＯ
ＢＪおよび背景画データＢＧＩを指定し、かつ副データ
と演算されるデータとして背景画データＢＧＩだけを設
定した場合には、主データが背景画データＢＧＩのとき
に信号５ＵＢＥＮが゛′１パとなり、副データが副デー
タレジスタ１８２に与えられる。
また、先に説明したウィンドウマスク機能によって、マ
スクスキャンモニタ１８の画面上の特定の範囲において
のみ主データと副データとが演算されるべき状態を設定
したとき、その範囲内においてのみ信号５ＵＢＡＲＥＡ
が“′１パとなる。
スクスキャンモニタ１８の画面上の特定の範囲において
のみ主データと副データとが演算されるべき状態を設定
したとき、その範囲内においてのみ信号５ＵＢＡＲＥＡ
が“′１パとなる。
第１９図に示す主データ制御回路１０２は２人力ＡＮＤ
ゲート１８４を含み、このＡＮＤゲート８４の入力には
、前述の信号ＨＶＦＹＥＬＤおよびＭＡＩＮＡＲＥＡが
与えられる。信号ＭＡＩＮＡＲＥＡは、マスクスキャン
モニタ１８の画面上の特定の範囲において“′１°゛と
なり、信号ＨＶＦＹＥＬＤは表示期間中°゛１”となる
。そして、このＡＮＤゲート１８４の出力がＡＮＤゲー
ト１８６のそれぞれの一方入力に与えられ、ＡＮＤゲー
ト１８６のそれぞれの他方入力にはデータセレクタ８６
からの主データの各ピントが与えられる。そして、表示
期間中でありかつ画面上の特定の範囲内においてのみ、
主データが主データレジスタ１８８（第１図）に与えら
れる演算回路１９０は、第２０図に示すように、各色Ｒ
，ＧおよびＢ毎に演算回路１９２ａ、１９２ｂおよび１
９２ｃを有る、が、この第２０図においては、赤演算回
路１９２ａのみが詳細に図示され、他の演算回路１９２
ｂおよび１９２Ｃは同じ構成であるので、ここでは赤演
算回路１９２ａについてのみ詳細に説明し、他の演算回
路１９２ｂおよび１９２Ｃについては詳細な説明は省略
る、演算回路１９２ａは加算器１９４を含み、加算器１
９４の一方入力Ａには主データレジスタ１８８からの色
Ｒについての５ビツトの諧調データが与えられ、他方人
力Ｂには補数回路１９６からの出力が与えられる。補数
回路１９６は副データレジスタ１８２からの色Ｒについ
ての副データを受ける。この補数回路１９６は副データ
の５ビツトに対応して５つのイクスクルーシブＯＲゲー
ト１９８を含み、各イクスクルーシブＯＲゲート１９８
のそれぞれの一方入力には副データの各ビットが与えら
れ、他方入力にはＣＰＵインタフェース１６からのデー
タＡＢＤＳＵＢが与えられる。したがって、補数回路１
９６はデータＡＢＤＳＵＢが“０゛のとき副データレジ
スタ１８２から与えられるデータをそのまま加算器１９
４に与え、データＡＢＤＳＵＢが“′１“のとき副デー
タの“２の補数゛を加算器１９４に与える。したがって
、加算器１９４では、結果的に、データＡＢＤＳＵＢが
“′０“のとき主データと副データとを加算し、データ
ＡＢＤＳＵＢが°゛１”のとき主データから副データを
減算る、ことになる加算器１９４の出力はゲート回路２
００に与えられる。このゲート回路２００は加算器１９
４の５ビツトの出力の各ビットに対応して５つのＡＮＤ
ゲート２０２を含み、これらＡＮＤゲート２０２の一方
入力に加算器１９４の出力の各ビットが与えられる。Ａ
ＮＤゲート２０２の他方入力にはＯＲゲート２０４の出
力が共通的に与えられる。
ゲート１８４を含み、このＡＮＤゲート８４の入力には
、前述の信号ＨＶＦＹＥＬＤおよびＭＡＩＮＡＲＥＡが
与えられる。信号ＭＡＩＮＡＲＥＡは、マスクスキャン
モニタ１８の画面上の特定の範囲において“′１°゛と
なり、信号ＨＶＦＹＥＬＤは表示期間中°゛１”となる
。そして、このＡＮＤゲート１８４の出力がＡＮＤゲー
ト１８６のそれぞれの一方入力に与えられ、ＡＮＤゲー
ト１８６のそれぞれの他方入力にはデータセレクタ８６
からの主データの各ピントが与えられる。そして、表示
期間中でありかつ画面上の特定の範囲内においてのみ、
主データが主データレジスタ１８８（第１図）に与えら
れる演算回路１９０は、第２０図に示すように、各色Ｒ
，ＧおよびＢ毎に演算回路１９２ａ、１９２ｂおよび１
９２ｃを有る、が、この第２０図においては、赤演算回
路１９２ａのみが詳細に図示され、他の演算回路１９２
ｂおよび１９２Ｃは同じ構成であるので、ここでは赤演
算回路１９２ａについてのみ詳細に説明し、他の演算回
路１９２ｂおよび１９２Ｃについては詳細な説明は省略
る、演算回路１９２ａは加算器１９４を含み、加算器１
９４の一方入力Ａには主データレジスタ１８８からの色
Ｒについての５ビツトの諧調データが与えられ、他方人
力Ｂには補数回路１９６からの出力が与えられる。補数
回路１９６は副データレジスタ１８２からの色Ｒについ
ての副データを受ける。この補数回路１９６は副データ
の５ビツトに対応して５つのイクスクルーシブＯＲゲー
ト１９８を含み、各イクスクルーシブＯＲゲート１９８
のそれぞれの一方入力には副データの各ビットが与えら
れ、他方入力にはＣＰＵインタフェース１６からのデー
タＡＢＤＳＵＢが与えられる。したがって、補数回路１
９６はデータＡＢＤＳＵＢが“０゛のとき副データレジ
スタ１８２から与えられるデータをそのまま加算器１９
４に与え、データＡＢＤＳＵＢが“′１“のとき副デー
タの“２の補数゛を加算器１９４に与える。したがって
、加算器１９４では、結果的に、データＡＢＤＳＵＢが
“′０“のとき主データと副データとを加算し、データ
ＡＢＤＳＵＢが°゛１”のとき主データから副データを
減算る、ことになる加算器１９４の出力はゲート回路２
００に与えられる。このゲート回路２００は加算器１９
４の５ビツトの出力の各ビットに対応して５つのＡＮＤ
ゲート２０２を含み、これらＡＮＤゲート２０２の一方
入力に加算器１９４の出力の各ビットが与えられる。Ａ
ＮＤゲート２０２の他方入力にはＯＲゲート２０４の出
力が共通的に与えられる。
ＯＲゲート２０４はインバータを通して与えられるデー
タ八ＢＤＳＵＢと加算器１９４からのキャリー信号ＣＯ
とを受ける。したがって、データＡＢＤＳＵＢが０”″
のときすなわち減算動作において加算器１９４における
加算結果が負のとき、ＡＮＤゲート２０２からすべて“
０”が出力される。
タ八ＢＤＳＵＢと加算器１９４からのキャリー信号ＣＯ
とを受ける。したがって、データＡＢＤＳＵＢが０”″
のときすなわち減算動作において加算器１９４における
加算結果が負のとき、ＡＮＤゲート２０２からすべて“
０”が出力される。
そして、このゲート回路２００の出力は別のゲート回路
２０６に与えられ、このゲート回路２０６は５つのＯＲ
ゲート２０８とＡＮＤゲート２１０とを含む。ＯＲゲー
ト２０８のそれぞれの一方入力にはゲート回路２００の
出力の各ピントが与えられ、他方入力にはＡＮＤゲート
２１０の出力が与えられる。ＡＮＤゲート２１０は加算
器１９４からのキャリー信号ＣＯ，インバータを通して
与えられるデータＡＢＤＳＵＢおよびインバータを通し
て与えられる先の演算制御回路１４０からの信号ＨＬＦ
ＣＮＴを受ける。したがって、ゲート回路２０６からは
、加算動作において加算器１９４における加算結果がオ
ーバフローしたとき、ＡＮＤゲート２１０の出力に応じ
て、各ビットをすべて“ｌ １１に強制る、。
２０６に与えられ、このゲート回路２０６は５つのＯＲ
ゲート２０８とＡＮＤゲート２１０とを含む。ＯＲゲー
ト２０８のそれぞれの一方入力にはゲート回路２００の
出力の各ピントが与えられ、他方入力にはＡＮＤゲート
２１０の出力が与えられる。ＡＮＤゲート２１０は加算
器１９４からのキャリー信号ＣＯ，インバータを通して
与えられるデータＡＢＤＳＵＢおよびインバータを通し
て与えられる先の演算制御回路１４０からの信号ＨＬＦ
ＣＮＴを受ける。したがって、ゲート回路２０６からは
、加算動作において加算器１９４における加算結果がオ
ーバフローしたとき、ＡＮＤゲート２１０の出力に応じ
て、各ビットをすべて“ｌ １１に強制る、。
このゲート回路２０６の出力が１ビツトシフト回路２１
２に与えられ、この１ビツトシフト回路２１２は演算制
御回路１４０からの信号ＨＬＦＣＮＴが出力されるとき
、ＡＮＤゲート２１４の出力に応答して、ゲート回路２
０６から受けたデータを１ビツトシフトる、。ＡＮＤゲ
ート２１４は加算器１９４からのキャリー信号ＣＯとイ
ンバータを通したデータＡＢＤＳＵＢとを受け、加算器
１９４においてオーバフローを生じたとき、°“１′を
出力る、。
２に与えられ、この１ビツトシフト回路２１２は演算制
御回路１４０からの信号ＨＬＦＣＮＴが出力されるとき
、ＡＮＤゲート２１４の出力に応答して、ゲート回路２
０６から受けたデータを１ビツトシフトる、。ＡＮＤゲ
ート２１４は加算器１９４からのキャリー信号ＣＯとイ
ンバータを通したデータＡＢＤＳＵＢとを受け、加算器
１９４においてオーバフローを生じたとき、°“１′を
出力る、。
したがって、１ビツトシフト回路２１２は演算制御回路
１４０からの信号肛ＦＣＮＴに応じて平均値を求めると
き、加算器１９４においてオーバフローを生じたとき、
その平均値を求めるために１ビツトシフトる、と最大値
Ｒｍａχにはならないため、最上位ビットにＡＮＤゲー
ト２１４からの“１”を付加る、ことにより、最大値Ｒ
ＩＩｌａχを出力る、。
１４０からの信号肛ＦＣＮＴに応じて平均値を求めると
き、加算器１９４においてオーバフローを生じたとき、
その平均値を求めるために１ビツトシフトる、と最大値
Ｒｍａχにはならないため、最上位ビットにＡＮＤゲー
ト２１４からの“１”を付加る、ことにより、最大値Ｒ
ＩＩｌａχを出力る、。
このようにして、１ビツトシフト回路２１２からは、平
均値を求めるときには上位５ビツトが出力され、そうで
ないときには下位５ビツトが出力される。
均値を求めるときには上位５ビツトが出力され、そうで
ないときには下位５ビツトが出力される。
１ビツトシフト回路２１２の出力は映像信号作成回路２
１６に与えられる。この映像信号作成回路２１６には、
タイミング信号発生回路５６からの同期信号Ｈｓｙｎｃ
およびＶｓｙｎｃが与えられる。したがって、映像信号
作成回路２１６においては、既によく知られているよう
に、演算回路１９０から出力される色Ｒ，ＧおよびＢの
各諧調データをＲＧＢ信号または同期信号を含むテレビ
ジョンコンポジットビデオ信号に変換し、それをラスク
スキャンモニタ１８に与える。
１６に与えられる。この映像信号作成回路２１６には、
タイミング信号発生回路５６からの同期信号Ｈｓｙｎｃ
およびＶｓｙｎｃが与えられる。したがって、映像信号
作成回路２１６においては、既によく知られているよう
に、演算回路１９０から出力される色Ｒ，ＧおよびＢの
各諧調データをＲＧＢ信号または同期信号を含むテレビ
ジョンコンポジットビデオ信号に変換し、それをラスク
スキャンモニタ１８に与える。
第１図はこの発明の一実施例を示すブロック図である。
第２図は第１図実施例のプログラム記憶装置に予め設定
されるプログラムデータの一例を示す図解図である。 第３図は第１図実施例においてカラーウィンドウをでき
ることを示す図解図である。 第４図は第１図実施例のＣＰＵインタフェースを示すブ
ロック図である。 第５図は第１図実施例のタイミング信号発生回路を示す
図解図である。 第６図は第１図実施例の背景パターンデータの一例を示
す図解図である。 第７図は第１図実施例のオブジェクトデークの一例を示
す図解図である。 第８図は第１図実施例の主／副データ選択出力回路を示
すブロックである。 第９図は第１図実施例の優先順位回路を示すブロックで
ある。 第１０図は第１図実施例の単一カラー付加回路を示すブ
ロックである。 第１１図は第１図実施例の画面範囲信号発生回路を示す
ブロックである。 第１２Ａ図および第１２Ｂ図は、それぞれ、第１ウイン
ドウのみがイネーブルされた場合を示す図解図であり、
第１２Ａ図が内側を、第１２Ｂ図が外側を示す。 第１３Ａ図および第１３Ｂ図は、それぞれ、第２ウイン
ドウのみがイネーブルされた場合を示す図解図であり、
第１３Ａ図が内側を、第１３Ｂ図が外側を示す。 第１４図は第１ウインドウおよび第２ウインドウがＡＮ
Ｄ態様でイネーブルされた場合を示す図解図である。 第１５図は第１ウインドウおよび第２ウインドウがイク
スクルーシブＯＲ態様でイネーブルされた場合を示す図
解図である。 第１６図は第１ウインドウおよび第２ウインドウがイク
スクルーシブＮＯＲ態様でイネーブルされた場合を示す
図解図である。 第１７図解図は第１図実施例の演算制御回路を示すブロ
ック図である。 第１８図解図は第１図実施例の副データ制御回路を示す
ブロック図である。 第１９図解図は第１図実施例の主データ制御回路を示す
ブロック図である。 第２０図解図は第１図実施例の演算回路を示すブロック
図である。 図において、１０はビデオプロセサ、１２はＣＰＵ、１
４はプログラム記憶装置、１６はＣＰＵインタフェース
、１８はラスクスキャンモニタ、５４は画像データ記憶
装置、５６はタイミング信号発生回路、５８は背景画デ
ータ発生回路、６０は動画データ発生回路、６２は主／
副データ選択出力回路、７４は優先順位回路、８６はデ
ータセレクタ、８８は単一カラー付加回路、１００は副
データ制御回路、１０２は主データ制御回路、１０４は
画面範囲信号発生回路、１４０は演算制御回路、１８２
は副データレジスタ、１８８は主データレジスタ、１９
０は演算回路、２１６は映像信号作成回路を示す。
されるプログラムデータの一例を示す図解図である。 第３図は第１図実施例においてカラーウィンドウをでき
ることを示す図解図である。 第４図は第１図実施例のＣＰＵインタフェースを示すブ
ロック図である。 第５図は第１図実施例のタイミング信号発生回路を示す
図解図である。 第６図は第１図実施例の背景パターンデータの一例を示
す図解図である。 第７図は第１図実施例のオブジェクトデークの一例を示
す図解図である。 第８図は第１図実施例の主／副データ選択出力回路を示
すブロックである。 第９図は第１図実施例の優先順位回路を示すブロックで
ある。 第１０図は第１図実施例の単一カラー付加回路を示すブ
ロックである。 第１１図は第１図実施例の画面範囲信号発生回路を示す
ブロックである。 第１２Ａ図および第１２Ｂ図は、それぞれ、第１ウイン
ドウのみがイネーブルされた場合を示す図解図であり、
第１２Ａ図が内側を、第１２Ｂ図が外側を示す。 第１３Ａ図および第１３Ｂ図は、それぞれ、第２ウイン
ドウのみがイネーブルされた場合を示す図解図であり、
第１３Ａ図が内側を、第１３Ｂ図が外側を示す。 第１４図は第１ウインドウおよび第２ウインドウがＡＮ
Ｄ態様でイネーブルされた場合を示す図解図である。 第１５図は第１ウインドウおよび第２ウインドウがイク
スクルーシブＯＲ態様でイネーブルされた場合を示す図
解図である。 第１６図は第１ウインドウおよび第２ウインドウがイク
スクルーシブＮＯＲ態様でイネーブルされた場合を示す
図解図である。 第１７図解図は第１図実施例の演算制御回路を示すブロ
ック図である。 第１８図解図は第１図実施例の副データ制御回路を示す
ブロック図である。 第１９図解図は第１図実施例の主データ制御回路を示す
ブロック図である。 第２０図解図は第１図実施例の演算回路を示すブロック
図である。 図において、１０はビデオプロセサ、１２はＣＰＵ、１
４はプログラム記憶装置、１６はＣＰＵインタフェース
、１８はラスクスキャンモニタ、５４は画像データ記憶
装置、５６はタイミング信号発生回路、５８は背景画デ
ータ発生回路、６０は動画データ発生回路、６２は主／
副データ選択出力回路、７４は優先順位回路、８６はデ
ータセレクタ、８８は単一カラー付加回路、１００は副
データ制御回路、１０２は主データ制御回路、１０４は
画面範囲信号発生回路、１４０は演算制御回路、１８２
は副データレジスタ、１８８は主データレジスタ、１９
０は演算回路、２１６は映像信号作成回路を示す。
Claims (1)
- 【特許請求の範囲】 １ ドット毎のカラーデータに従って表示装置に画像を
表示する画像処理装置であって、 第１の画像について第１のカラーデータを発生する第１
の画像データ発生手段、 第２の画像について第２のカラーデータを発生する第２
の画像データ発生手段、 前記第１のカラーデータおよび前記第２のカラーデータ
で所定の演算を実行する演算手段、および 前記演算手段からの出力カラーデータを映像信号に変換
して前記表示装置に与える映像信号発生手段を備える、
画像処理装置。 ２ 前記演算手段は複数の演算機能を含み、さらに 前記演算手段の演算機能を指定するデータを発生する演
算機能指定データ発生手段を備え、それによって前記演
算手段は前記演算機能指定データ発生手段からの指定デ
ータによって指定される演算機能に従って前記第１のカ
ラーデータと前記第２のカラーデータとの演算を実行す
る、請求項１記載の画像処理装置。 ３ 前記演算手段は平均値演算手段を含む、請求項１記
載の画像処理装置。 ４ 前記表示装置の画面上の範囲を指定する範囲データ
を発生する範囲データ発生手段をさらに備え、 前記演算手段は前記範囲データに指定された範囲で前記
第１のカラーデータおよび前記第２のカラーデータの演
算を行う、請求項１記載の画像処理装置。 ５ 前記第１の画像データ発生手段は垂直方向および水
平方向がそれぞれ複数のドットからなる前記第１の画像
を表示するためにドット毎に前記第１のカラーデータを
発生し、 前記第２の画像データ発生手段は垂直方向および水平方
向がそれぞれ複数のドットからなる前記第２の画像デー
タを表示するためにドット毎に前記第２のカラーデータ
を発生し、 前記演算手段はドット毎の前記第１のカラーデータおよ
び前記第２のカラーデータを演算する、請求項１記載の
画像処理装置。 ６ 前記第１の画像データ発生手段および前記第２の画
像データ発生手段からの前記第１のカラーデータおよび
前記第２のカラーデータは、それぞれ、赤、青および緑
についてそれぞれの諧調を表す諧調データを含み、 前記演算手段は前記赤、青および緑の色毎に前記第１の
カラーデータの前記諧調データおよび前記第２のカラー
データの前記諧調データを演算する、請求項５記載の画
像処理装置。 ７ 前記表示装置の画面全体のカラーを単一カラーとし
て指定する単一カラーデータ発生手段をさらに備え、 前記演算手段は前記第１のカラーデータおよび前記第２
のカラーデータの少なくとも一方と前記単一カラーデー
タ発生手段からの単一カラーデータとを演算する、請求
項１記載の画像処理装置。 ８ 前記第１の画像データ発生手段および前記第２の画
像データ発生手段は、それぞれ、優先順位を示す優先デ
ータを発生し、 前記優先データに基づいて前記第１のカラーデータおよ
び前記第２のカラーデータの一方を選択する選択手段を
備える、請求項１記載の画像処理装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312409A JPH04182696A (ja) | 1990-11-17 | 1990-11-17 | 画像処理装置 |
| US07/792,207 US5509663A (en) | 1990-11-17 | 1991-11-13 | Image processing apparatus and external storage unit |
| DE69125914T DE69125914T2 (de) | 1990-11-17 | 1991-11-15 | Farbbildverarbeitung für Überlappung von Bildteilen |
| SU5010327/09A RU2163734C2 (ru) | 1990-11-17 | 1991-11-15 | Обрабатывающее изображение устройство и внешнее запоминающее устройство |
| ES91310576T ES2100216T3 (es) | 1990-11-17 | 1991-11-15 | Proceso de imagenes en color para el solape de partes de imagenes. |
| CA002055719A CA2055719C (en) | 1990-11-17 | 1991-11-15 | Image processing apparatus and external storage unit |
| AU87859/91A AU669102B2 (en) | 1990-11-17 | 1991-11-15 | Image processing apparatus and external storage unit |
| EP91310576A EP0487267B1 (en) | 1990-11-17 | 1991-11-15 | Colour image processing for overlapping image parts |
| CN91111063A CN1052662C (zh) | 1990-11-17 | 1991-11-17 | 图像处理装置 |
| KR1019910020760A KR960006526B1 (ko) | 1990-11-17 | 1991-11-18 | 화상처리장치 및 그 외부 기억장치 |
| BR919104989A BR9104989A (pt) | 1990-11-17 | 1991-11-18 | Aparelho de processamento de imagem e unidade de memoria externa utilizada pelo mesmo |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2312409A JPH04182696A (ja) | 1990-11-17 | 1990-11-17 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04182696A true JPH04182696A (ja) | 1992-06-30 |
Family
ID=18028888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2312409A Pending JPH04182696A (ja) | 1990-11-17 | 1990-11-17 | 画像処理装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5509663A (ja) |
| EP (1) | EP0487267B1 (ja) |
| JP (1) | JPH04182696A (ja) |
| KR (1) | KR960006526B1 (ja) |
| CN (1) | CN1052662C (ja) |
| AU (1) | AU669102B2 (ja) |
| BR (1) | BR9104989A (ja) |
| CA (1) | CA2055719C (ja) |
| DE (1) | DE69125914T2 (ja) |
| ES (1) | ES2100216T3 (ja) |
| RU (1) | RU2163734C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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