JPH04182988A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶技術さらには半導体メモリにおけ
るいわゆる冗長構成に適用して特に有効な技術に関し、
例えば多ビツト並列出力形式のスタティックＲＡＭに利
用して有効な技術に関する。

［従来の技術］ 半導体メモリにあっては、メモリセルアレイ内のメモリ
セルのうち１ビツトでも不良があると、装置全体が不良
品となる。従って、記憶容量の増大すなわちメモリセル
の数の増加に伴ってチップ面積が大きくなるので、メモ
リセルのビット不良による半導体メモリの歩留りの低下
が顕著になる。

そこで、予め正規のメモリセルアレイとは別に予備メモ
リ列を設けておいて、不良メモリセル（以下、欠陥ビッ
トと称する）を含むメモリ列を予備メモリ列と置き換え
る冗長構成が施されている。

ところが、従来の一般的な冗長構成は、メ干りの動作速
度すなわちアクセスタイムを遅くするという欠点があっ
た。

しかるに、半導体メモリを使用するシステムの高速化の
要求から、半導体メモリの動作速度の向上が、記憶容量
の増大と併せて要望される。

このような要望を満たすため、例えば特公昭６２−２１
１９８号記載の発明のように動作速度を低下させること
なく欠陥ビットを救済できるようにした冗長構成技術も
提案されている。すなわち、上記先願発明は、第１７図
に示すようにメモリセルアレイ１０を８個のブロック１
０ａ−１０ｈに分割するとともに、これとは別に予備の
メモリブロック１０１を付加し、デコーダ側にその選択
回路としてのマルチプレクサｌｌａ、ｌｌｂを設け、ブ
ロック１０ａ〜１０ｈのいずれか一つに欠陥ビットがあ
ったときは、２デコーダ１８によってマルチプレクサｌ
ｌａ、ｌｌｂを切り換えてそのブロック全体を予備メモ
リブロック１０ｉで置き換えてしまうというものである
。

［発明が解決しようとする課題］ 上記従来技術は動作速度をそれほど低下させることなく
欠陥ビットの救済を行なえるものの、以下に述べるよう
な問題点がある。

先ず第１に、分割した複数のブロックｌｏａ〜１０ｈか
ら、Ｙデコーダ１４によって１本のカラムを選択して、
マルチプレクサｌｌａ、ｌｌｂで１ブロックを選択して
読出しあるいは書込み動作をするため、マルチプレクサ
ｌｌａまたはｌｌｂを通る分へけの遅れが必ず伺加され
るという点である。

第２に、分割しである複数のブロックが全て動作するた
めに、消費電力が太きいという問題点がある。

さらに、複数ビット単位での並列読出し、書込み動作に
対しての配慮がされていないため、複数ビット単位での
動作を可能にするには、マルチプレクサの数がビット数
倍必要となり、チップサイズを増大させてしまうという
問題点もある。

本発明の目的は、消費電力が少なく、しかもアクセスタ
イムを増大させることなく欠陥ビットを有効に救済可能
な半導体メモリの冗長構成技術を提供することにある。

本発明の他の目的は、複数ビット単位での並列読出し、
書込み可能な半導体メモリを構成する場合にもチップサ
イズをそれほど増大させることのない冗長構成技術を提
供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリセルアレイを複数のブロックに分割す
るとともに、このブロックと同一容量の予備メモリブロ
ックを付加し、同時に取り扱う複数のビットは同一のブ
ロックから読み出しあるいは書き込めるようにし、かつ
いずれかのブロックに欠陥ビットがあるときはブロック
全体を予備メモリブロックと切り換えるとともに、選択
されたブロックに対応したセンスアンプのみ駆動させる
ようにデコーダを構成し、また外部から予めプログラム
可能な素子を備えた欠陥ブロック切換信号発生手段を設
けるようにしたものである。

［作用］ 上記した手段によれば、同時に取り扱う複数ビットは同
一のブロックから読み出しあるいは書込むようにしてい
るので、選択ブロックのみ活性化させ、非選択のブロッ
クには電流が流れないようにすることができ、これによ
って大幅に消費電力を減らせる。また、欠陥ブロック切
換信号はアドレス信号がデコーダに入力される前に決定
させることができるとともに、切換信号は直接デコーダ
に入力され、マルチプレクサのような選択回路が不要と
なるためアクセスタイムが増加されることもない。

さらに、並列入出力される複数ビットの全てを１つのブ
ロックから読出しあるいは書き込むようにしているので
、欠陥ビットを有するブロックを予備ブロックに切り換
える信号を発生するデコーダの構成が簡単になり、また
マルチプレクサのような選択回路が不要であるため、複
数ビット単位の動作をするメモリを構成した場合にもチ
ップサイズの増大を抑えることができる。

［実施例］ 第１図には本発明をスタティックＲＡＭに適用した場合
の一実施例が示されている。

第１図において、１は６４にビットの記憶容量を持つよ
うにされたメモリセルアレイで、この実施例ではメモリ
セルアレイｌ内が８個のブロックｌａ〜１ｈに分割され
、各ブロック１ａ〜１ｈは各々２５６行Ｘ３２列の８に
ビットに構成されている。そして、上記ブロック１ａ〜
１ｈとは別に、２５６行Ｘ３２列構成の同一規模の予備
メモリブロックＩＲが隣接して設けられている。

また、第１図において、２はＸ系のデコーダ・ドライバ
であり、８ビツトのＸアドレス信号ｘＯ〜ｘ７を受け、
各ブロックｌａ〜ｌｈ及びＩＲに共通に配設された２５
６本のワード線の中から任意の１本を選択する。

３はＹ系のデコーダ・ドライバであり、３ビツトのＹア
ドレス信号ＹＯ−Ｙ２と欠陥ブロック切換信号発生回路
４からの信号を受け、９個のブロック１ａ〜ＩＲの中か
ら任意の１ブロックを選択する。

欠陥ブロック切換信号発生回路４は、例えばヒユーズ等
プログラム可能な素子を備え、その素子の状態に応じて
発生された信号を所定の信号レベルに増幅し、上記Ｙ系
デコーダ・ドライバ３に供給して、欠陥ブロックの選択
を禁止し、予備メモリブロックＩＲを選択する信号を与
えるものである。

５ａ〜５Ｒは各ブロック１ａ〜ＩＲに対して書込みを行
なうライトアンプ及び読出しを行なうセンスアンプを備
えた読出し書込み回路である。この読出し書込み回路５
ａ〜５Ｒは３２個のライトアンプと３２個のセンスアン
プとからなり、各ブロックごとの独立に３２ビット読出
しあるいは書込み動作可能なようにされている。さらに
、これらの読出しあるいは書込み回路５ａ〜５ＲはＹ系
デコーダ・ドライバ３からの選択信号が入力されたとき
にのみいずれか一つが活性化されるようにされている。

一方、６はデータ入出力回路であり、３２ビツトの入力
データＤ、〜Ｄ　ｌ　＋をライトアンプに供給し、ある
いはメモリセルアレイ１からセンスアンプにより読出さ
れたデータを出力するものである。

また、７は外部から供給されるリードライト制御信号Ｗ
Ｅやチップ選択信号Ｏ８に基づいて上記データ入出力回
路６や読出し書込み回路５ａ〜５Ｒに対する制御信号を
形成する内部制御回路である。

上記メモリにおいては、Ｙ系デコーダ・ドライバ３によ
って選択された一つの読出し書込み回路５ａ〜５Ｒとそ
れに対応したブロック１ａ〜ＩＲのみ活性化されるよう
に構成され、残りの８つのブロックには読出し電流や書
込み電流が流されないように構成されている。これによ
って、各ブロックから各々３２ビツトずつ読み出してマ
ルチプレクサで選択して出力する方式に比べて消費電力
が大幅に低減される。

また、上記実施例においては、正規のメモリブロックに
対応した読出し書込み回路５ａ〜５ｈと、予備メモリブ
ロックＩＲに対応した読出し書込み回路５Ｒとは同一構
成とされ、かつＹ系デコーダ・ドライバ３が欠陥ブロッ
ク切換信号発生回路４からの切換信号をアドレス信号と
対等の信号として扱いメモリブロックの選択信号を発生
するような形式にされているので、正規のメモリブロッ
ク１ａ〜１ｈと予備メモリブロックＩＲのアクセスタイ
ムを決定するクリティスルバスは全く同じとなる。従っ
て、冗長構成を採用したことによるアクセスタイムの増
加はない。

第２図には、上記Ｙ系デコーダ・ドライバ３と、欠陥ブ
ロック切換信号発生回路４の構成例が示されている。

このうち、Ｙ系デコーダ・ドライバ３は、外部からのＹ
アドレス信号ＹＯ〜￥２を受けて相補アドレス信号を発
生するアドレスバッファ３１ａ。

３１ｂ、３１ｃと、３人力ＮＯＲゲート３２ａ〜３２ｈ
からなるデコーダ部３２と、そのデコード信号と欠陥ブ
ロック切換発生回路４からの相補切換信号とを入力信号
とする２人力ＮＯＲゲート３３ａ〜３３ｈおよび３３１
〜３３ｐからなる冗長切換部３３と、ＮＯＲゲート３３
ａ〜３３ｈの出力を受けて正規メモリブロック１８〜１
ｈの選択信号Ｙａ〜Ｙｈを形成するレベル変換器兼ドラ
イバ３４ａ　〜３４ｈと、上記ＮＯＲゲート３３ａ〜３
３ｈの出力に基づいて予備メモリブロックＩＲを選択す
るか否か決定する論理和ゲート３５と、その出力を受け
て予備メモリブロックＩＲの選択信号ＹＲを形成するレ
ベル変換器兼ドライバ３４Ｒとにより構成されている。

一方、欠陥ブロック切換信号発生回路４は、プログラム
可能なレベル発生手段４１ａ〜４１ｈと、それらの信号
を受けて相補切換信号ｃｏ、ｃｏ〜Ｃ７，Ｃ７を発生す
るバッファアンプ４２ａ〜４２ｈとにより構成されてい
る。

第３図には、レベル発生手段４１とバッファアンプ４２
の具体的構成例が示されている。

すなわち、レベル発生手段４１は電源電圧端子Ｖｃｃ、
Ｖｅｅ間に抵抗Ｒ１とヒユーズＦおよび抵抗Ｒ２が直列
接続されてなり、ヒユーズＦを切断していないときには
「１」レベル（Ｖｃｃ）の信号を発生し、端子Ｐにプロ
ーブ当てて大きな電流を流してヒユーズＦを切断したと
きには「０」レベル（Ｖｅｅ）の信号を発生するように
構成されている。

バッファアンプ４２は、トランジスタＱｌ、Ｑ２を有す
る差動増幅段ＤＡとエミッタフォロワＥＦｌ、ＥＦ２と
からなる差動増幅器で構成されており、レベル発生手段
４１で発生され、「０」又は「１」の信号を受けて、相
補信号Ｃｉ、Ｃｉを発生する。この相補信号Ｃｉ、Ｃｉ
のレベルは、Ｙ系デコーダ・ドライバ３内のＮＯＲゲー
ト３３ａ〜３３ｐの信号レベルに合わせ設定されている
。

この相補信号Ｃｉ、Ｃｉのうち、反転信号Ｃ１は、正規
のメモリブロック選択用のＮＯＲゲート３３ａ〜３３ｈ
に入力され、非反転信号Ｃ１は予備メモリブロック選択
用のＮＯＲゲート３３１〜３３ｐに入力される。

欠陥救済をしないときすなわちヒユーズを切断しないと
きは、レベル発生回路４１の出力は「１」レベルである
ので、バッファアンプ４２の反転信号５丁はｒＱＪ　レ
ベル、また非反転信号Ｃは「１」レベルである。従って
、正規のメモリブロック選択用のＮＯＲゲート３３ａ　
〜３３ｈには、ｒ□ルベルの信号が入力され、ＮＯＲゲ
ート３３ａ〜３３ｈの出力は、Ｙ系デコーダ・ドライバ
用ＯＲゲート３２ａ〜３２ｈからの入力に従う。即ち、
ＯＲゲート３２ａ〜３２ｈのいずれかの出力が「Ｏ」な
らば、対応するＮＯＲゲート３３ａ〜３３ｈの出力は「
１」となり、出力「１」のＮＯＲゲート３３に対応する
１つのブロックが選択される。一方、このとき予備メモ
リブロック選択用のＮＯＲゲート３３１〜３３ｐには、
「１」レベルの信号が入力されるのでＯＲゲート３４の
出力は、Ｙ系デコーダ・ドライバ用ＯＲゲート３２ａ〜
３２ｈからの入力によらず、「０」レベルに固定される
。即ち、予備メモリブロックｌＲは選択されない。

一方、欠陥救済をする場合には欠陥のあるブロックに対
応するレベル発生回路４１のヒユーズを切断するので、
出力は「０」レベルとなる。したがってバッファアンプ
４２の反転信号σ了は「１」、非反転信号Ｃは「０」ｌ
ノベルとなる。つまり正規のメモリブロック選択用ＮＯ
Ｒゲート３３ａ〜３３Ｒのうち欠陥のあるブロックに対
応するゲートには「１」レベルの信号が入力されるので
、Ｙ系アドレスデコード用ＯＲゲート３２ａ〜３２ｈか
らの入力によらず、その正規メモリブロックは非選択と
なる。これとともに、欠陥のある正規メモリブロック選
択用ＮＯＲゲート３３ａ〜３３ｈと対をなす冗長選択用
ＮＯＲゲート３３ｉまたは３３ｉ〜３３ｐには「Ｏ」レ
ベルの信号が入力されるので、Ｙ系アドレスデコード用
○Ｒゲート３２ａ〜３２ｈからの入力に従い、予備メモ
リブロックの選択信号が形成される。

第４図には上記Ｙ系デコーダ・ドライバ３のうち、正規
メモリブロック選択側回路のより具体的な例が示されて
いる。

すなわち、外部から供給されるＹ系アドレス信号ＹＯ−
Ｙ２を受ける入力バッファ３１ａ〜３１Ｃは、ＥＣＬゲ
ートからなりその出力段を構成するエミッタフォロワト
ランジスタＱｌｌ〜Ｑ１６はマルチエミッタトランジス
タとされ、トランジスタＱｌ　１．Ｑｌ　３．Ｑｌ　５
の各エミッタ端子は共通の定電流源ＣＣｌ−ＣＣ４に接
続され、トランジスタＱ１２．Ｑ１４．Ｑ１６の各エミ
ッタは共通の定電流源ＣＣ５〜ＣＣ８に接続されてワイ
ヤード論理が構成されている。そして各ワイヤード論理
の出力信号が各々ＥＣＬゲートからなる２人力ＮＯＲゲ
ート３３ａ〜３３ｈの一方の入力端子に供給され、デコ
ード信号ａ、τ〜ｈ、πが形成されるようになっている
。ＮＯＲゲート３３ａ〜３３ｈの他方の入力端子には欠
陥ブロック切換信号発生回路４からの切換信号Ｇｏ−Ｃ
７が入力されている。第４図には２人力ＮＯＲゲート３
３ａ〜３３ｈの構成例が３３ａについて代表的に示され
ている。

第５図には上記Ｙデコーダ・ドライバ３のうち、予備メ
モリブロックの選択側回路の具体例が示されている。

同図において、破線Ａで示されている回路部分は、第４
図に示されている回路との共通部分をそのまま重複して
記載したものである。

アト［ノスバッファとしてのＥＣＬゲート３１ａ〜３１
ｃからの出力のワイヤード論理をとった信号を受けるＮ
ＯＲゲート３３ｉ〜３３ｐは、ゲート３３ａ〜３３ｈと
同様に２人力のＥＣＬゲートで構成されている。異なる
のは、各ＮＯＲゲート３３ｉ〜３３ｐの他方の入力端子
に、欠陥ブロック切換信号発生回路４からの偽レベルの
切換信号Ｇｏ−Ｃ７の代わりに真レベルの切換信号ＣＯ
〜Ｃ７が入力されている点と、ＮＯＲゲート３３ｉ〜３
３ｐの出カニミッタフォロワの定電流源ＣＣ１１、ＣＣ
ｌ２が共通化され、ワイヤード論理が構成されている点
のみである。各ＮＯＲゲート３３ａ〜３３ｐから相補出
力を取り出しているのは次段のレベル変換器兼ドライバ
３４ａ〜３４ｈ。

３４Ｒの回路形式（第６図参照）を考慮したものである
。

第６図には、上記ＮＯＲゲート３３ａ　〜３３ｈおよび
ワイヤード論理部３５の出力ａ、ａ〜ｈ。

ｈおよびＲ，Ｒを受けて、センスアンプやライトアンプ
に適した信号に変換するレベル変換器兼ドライバ３４ａ
〜３４ｈ、３４Ｒの具体例が示されている。

すなわち、このレベル変換器兼ドライバ３４ａ〜３４．
ｈ、３４Ｒは、上記相補出力信号ａ、τ〜ｈ、ｈまたは
Ｒ２πを受けるＭＯ３差動増幅段ＭＤＡと、真レベルの
信号ａ　−ｈまたはＲを受ける２段のインバータＩＶＩ
、ｉｖ２と、上記ＭＯＳ差動増幅段ＭＤＡとインバータ
ＩＶ２の出力によって相補的にオン、オフされる２つの
トランジスタＱ３１．Ｑ３２が直列接続されてなるトー
テムポール型出力段ＴＰＯとから構成されている。この
ように、Ｂｉ−ＣＭＯ３回路によって構成されることに
より少ない消費電力で大きな負荷を駆動することができ
る。

第７図には、Ｘ系デコーダ・ドライバ２の具体的回路例
が示されている。

この実施例のＸ系デコーダ・ドライバ２は、第４図に示
されているＹ系デコーダ・ドライバ３とほぼ同一の構成
である。すなわち、外部から供給されるＸ系アドレス信
号Ｘ０−Ｘ７はＥＣＬゲートからなる入力バッファ２１
ａ〜２１ｈに入力され、ワイヤード論理からなるＯＲゲ
ート２２を経てデコードされ、２５６個の４人力ＥＣＬ
ゲート２３ａ、’２３ｂ、・・・・に供給され、相補選
択信号ＷＯ，ＷＯ−Ｗ２５５．Ｗ２５５が形成される。

６対の相補選択信号ｗｉ、ｗｉは、第６図に示されてい
る回路と同一構成のレベル変換器兼ドライバに供給され
て、Ｘ系アドレス信号ＸＯ〜ｘ７に対応された１本のワ
ード線を選択するワード線駆動信号が形成される。

第８図にはメモリセルアレイ１の構成例が示されている
。

この実施例のメモリセルアレイ１は、２５６本のワード
線ＷＬＯ〜ＷＬ２５５と１ブロック当たり３２対の相補
ビット線ＢＬ、ＢＬが直交するように配設され、それら
の交点に各々メモリセルＭＣが配置されている。各メモ
リセルＭＣは対応する１本のワード線ＷＬと一対のビッ
ト線ＢＬ、ＢＬに接続され、ワード線ＷＬには前記Ｘ系
デコーダ・ドライバ２がら供給される駆動信号が供給さ
れる。

ビット線ＢＬ、ＢＬの一端（図では上端）は、可変負荷
ＭＯＳ　　Ｑｖｌ、Ｑｖ２を介して電源電圧端子Ｖｃｃ
に接続されている。また、上記可変負荷ＭＯ８Ｑｖｌ、
Ｑｖ２と並列に書込み制御ＭＯ８Ｑｗｌ、０ｗ２が接続
され、ライトイネーブル信号Ｗ下によって書込みモード
の際に、オン状態となるように制御される。

また、相補ビット線ＢＬ、、πＴには、各ビット線の電
位がベースに印加された一対のレベルシフト用トランジ
スタＱ５１．Ｑ５２が接続され、このトランジスタＱ５
１．Ｑ５２のエミッタ端子は、Ｙ系選択信号Ｙａ−Ｙｈ
、ＹＲによってオン・オフされるカラムスイッチＭＯ３
Ｑｙｌ、Ｑｙ２を介して電源電圧＼ｔｅｅに接続されて
いる。そして、上記トランジスタＱ５１．Ｑ５２のエミ
ッタ端子には、互いにエミッタ共通接続された一対の差
動トランジスタＱ５３．Ｑ５４のベース端子が接続され
、この差動トランジスタＱ５３．Ｑ５４の共通エミッタ
端子には定電流用ＭＯ３Ｑｃｌが接続されている。読出
し時には、メモリセル内のｒ　Ｌ　ｏ　ｗ　Ｊ側記憶ノ
ードにトランスファＭＯ３（図１．１　　（Ａ）　、　
　（Ｂ）のＱｔｌあるいはＱｔ２）を介して接続するビ
ット線に負荷ＭＯ３Ｑｖｌ。

Ｑｗｌ（あるいはＱｖ２，０ｗ２）を通してｉｉ源端子
Ｖｃｃから流れる読出し電流により、負荷ＭＯ８に発生
するビット線対間の電圧差を、差動トランジスタ５３．
Ｑ５４で増幅する。また、上記差動トランジスタＱ５３
．Ｑ５４のコレクタ端子は、コモンビット線ＣＢＬ、Ｃ
ＢＬを介してクランプ用のトランジスタＱｒｌ、Ｑｒ２
のエミッタに接続され、コレクタドツト方式のセンスア
ンプＳＡが構成されている。そして、上記クランプ用の
トランジスタＱｒｌ、Ｑｒ２のコレクタ端子は抵抗Ｒｃ
ｌ、Ｒｃ２を介して１！源電圧ＶＣＣに接続されており
、Ｑｒｌ、Ｑｒ２のコレクタ電圧が出力バッファＤＯＢ
に供給され、読出しデータ信号Ｄｎが形成される。

上記センスアンプＳＡおよび出力バッファＤ。

Ｂは同時読出しされるビット数すなわち各ブロックのメ
モリ列と同じ数（３２個）だけ設けられており、上記セ
ンスアンプＳＡの接続されたコモンビット線ＣＢＬ、Ｃ
ＢＬには、他の８個のブロックの同一番目のメモリ列に
設けられた差動トランジスタＱ５３．Ｑ５４のコレクタ
が接続されている。そして、いずれか一つのブロック選
択信号Ｙａ　−Ｙ　ｈまたはＹＲによって選択されたメ
モリ列のトランジスタＱ５１．Ｑ５２及びＱ５３．Ｑ５
４により検出されたビット線対間の電圧差がセンスアン
プで増幅され、出力バッファＤＯＢに供給されて外部へ
出力されるように構成されている。

さらに、上記相補ビット線ＢＬ、ＢＬには、書込み用カ
ラムスイッチＭＯ３Ｑｓ　１．Ｑｓ　２を介してライト
アンプＷＡが接続されている。上記書込み用カラムスイ
ッチＭＯ３Ｑｓｌ、Ｑｓ２は、Ｙ系デコーダ・ドライバ
３から出力される選択信号Ｙａ−Ｙｈ、ＹＲとライトイ
ネーブル信号ＷＥとの論理積を取った信号によって、オ
ン、オフ制御されるようになっている。また、ライトア
ンプＷＡは、データ入力バッファＤＩＢを介して供給さ
れるデータ入力信号Ｄ１と、ライトイネーブル信号Ｗ下
、チップセレクト信号−下とに基づいて書込みデータ信
号ｄ、　ｃ（を形成する。形成された書込みデータ信号
ｄ、ａは上記力ラムスイッチＭＯＳ　　Ｑｓｌ、Ｑｓ２
を介してビット線ＢＬ。

ＢＬに供給されて電位差を生じさせ、そのとき選択レベ
ルのワード線駆動信号が印加されているメモリセルに書
込みを行なう。

第９図には、上記データ出力バッファＤＯＢの一構成例
が示されている。

特に制限されないが、前記センスアンプＳＡからの読出
しデータが差動形式の信号として出力バッファＤＯＢに
供給されており、データ出力バッファＤＯＢの初段は、
その信号をベース端子に受けるバイポーラトランジスタ
Ｑｏｌ、Ｑｏ２とそのエミッタ端子に接続された定電流
源ＣＣ３１゜ＣＣ３２とからなるエミッタフォロワＥＦ
３１゜ＥＦ３２およびそれらの出力をベース端子に受け
るトランジスタＱｏ　３．Ｑｏ４と共通定電流源ＣＣ３
３とからなる差動増幅段ＤＡＭＩおよびトランジスタＱ
ｏ４のコレクタ電圧をベース端子に受け、エミッタ端子
がデータ出力端子ＯＵＴに接続された畠カトランジスタ
Ｑｏ５により構成されている。

第１０図には、上記データ入力バッファＤＩＢとライト
アンプＷＡの一構成例が示されている。

特に制限されないが上記データ人力バッファＤＩＢは差
動増幅段からなり、差動形式の信号が形成される。その
うち一方は、ＥＣＬ回路からなる３人力ＯＲゲートＧ２
１に入力されているとともに、ゲートＧｌｌの他の入力
端子にはライトイネーブル信号ＷＥとチップセレクト信
号Ｃ８が入力されている。また、データ人力バッファＤ
ＩＢの他方の差動出力は上記ゲートＧ１１と同一構成の
３人力ＯＲゲートＧ１２に、上記制御信号ＷＥ。

Ｃ８とともに入力されている。これによって、制御信号
ＷＥ、Ｃ３がともにロウレベルのときに入力データＤｉ
に応じた書込みデータｄ、ａ’が形成され、レベル変換
器ＬＶＣＩ、ＬＶＣ２によりレベル変換されてカラムス
イッチＭＯ３Ｑｓｌ。

Ｑｓ２（第８図参照）を介してビット線ＢＬ、’ＵＬに
供給される。

第１１図（Ａ）、（Ｂ）には上記メモリセルの構成が示
されている。

このうち第１１図（Ａ）のメモリセルは、互いに入出力
端子が交差結合された２つのＣＭＯＳインバータＩＮＶ
Ｉ、ＩＮＶ２とからなるフリップフロップおよびそれら
のインバータの入出力端子とビット線ＢＬ、ＢＬとの間
に接続された伝送ゲートＭＯ３Ｑｔｌ、Ｑｔ２とにより
構成されている。上記伝送ゲートＭＯ３Ｑｔｌ、Ｑｔ２
のゲート端子はワード線ＷＬに接続されている。

一方、第１１図（Ｂ）のメモリセルは同図（Ａ）のメモ
リセルのインバータＩＮＶＩ、ＩＮＶ２を構成するＰチ
ャネルＭＯ３Ｑｐｌ、Ｑｐ２を負荷抵抗Ｒｐｌ、Ｒｐ２
に置き換えたものである。

ただし、メモリセルの構成はこれらに限定されず、バイ
ポーラメモリセルであってもよい。

第１２図には欠陥ブロック切換信号発生回路４の他の実
施例が示されている。

この実施例は、メモリブロックの数（８個）に対応して
８個のレベル発生手段４１ａ〜４１ｈを設ける代わりに
、レベル発生手段の数は３個とし、その後段にワイオー
ド論理と２人力ＮＯＲゲート４３ａ〜４３ｈとで構成さ
れたデコーダ４３を設けて、ブロック切換信号の元にな
る８種類の相補信号ｃｏ、ｃｏ〜Ｃ７，Ｃ７を形成する
ようになっている。

第１３図には本発明を適用したスタティックＲＡＭの第
２の実施例が示されている。

この実施例は、正規のブロックと同一記憶容量を持つ予
備メモリブロックを２つ設けるとともに、２つの予備メ
モリブロックＩＲＩ、ＩＲ２に対応して読出し書込み回
路も２つ設けられている。また、２つの予備メモリブロ
ックＩＲＩ、ＩＲ２の位置もメモリセルアレイ１の端で
はなく中央としである。

さらに、Ｙ系デコーダ・ドライバ３および欠陥ブロック
切換信号発生回路４も、第１図の実施例のものと若干具
なっている。

すなわち、第１４図に示すように、８個のレベル発生回
路４１ａ〜４１ｈとバッファアンプ４２ａ〜４２ｈから
なる２組の欠陥ブロック切換信号゛発生回路４ａ、４ｂ
が設けられて、それらの出力信号が、デコーダ部３２か
らのデコード信号とともに冗長切換部３３に供給されて
いる。そして、冗長切換部３３には、２つの予備メモリ
ブロックを選択する信号を形成するだめの２人力ＮＯＲ
ゲート３３１〜３３ｐが２組設けられているとともに、
８人力の論理和ゲート３５とレベル変換器兼ドライバ３
４Ｒも２つずつ設けられている。

本実施例によれば正規の８メモリブロックのうち２つに
欠陥ビットが含まれている場合にも救済を行うことが可
能となる。

なお、上記実施例においては、Ｙ系デコーダ・ドライバ
３によって、９個のブロックの中から１つを選択するブ
ロック選択信号を発生しているが、ブロックの中をさら
に複数に分割して選択できるような選択信号をＹ系デコ
ーダ・ドライバ３より発生させるようにしてもよい。こ
のようにすれば例えば１ブロックに３２対のビット線が
設けられている場合に、そのうち１６本または８本を選
択することで、８ビツトまたは１６ビツト単位での並列
読出しと書込みが行えるようになる。

第１５図には、メモリセルアレイ１を４つのブロックＩ
Ａ、ＩＢ、ＩＣ，ＩＤに分割し、かつ１つの予備メモリ
ブロックＩＲを設けるとともに、各ブロックのメモリ列
の数を同時にリード／ライトされる並列ビット数の２倍
とする場合の実施例が示されている。

また、第１６図にはその場合におけるＹ系デコーダ・ド
ライバ３の一構成例が示されている。

メモリセルアレイ１が４分割であるため、欠陥ブロック
切換信号発生回路４が第２図の実施例のものの半分の規
模にされている。

この実施例の場合、カラムスイッチＭＯ３Ｑｙｌ、Ｑｙ
２を第８図のような位置でなく、ビット線ＢＬ、ＢＬ上
に設けるように構成すれば読出し書込み回路５８〜５ｈ
のうちセンスアンプＳＡの数を第１図の実施例の場合の
半分にすることができる。

以上説明したように上記実施例は、メモリセルアレイを
複数のブロックに分割するとともに、このブロックと同
一容量の予備メモリブロックを付加し、同時に取り扱う
複数のビットは同一のブロックから読み出しあるいは書
き込めるようにし、かついずれかのブロックに欠陥ビッ
トかあるときはブロック全体を予備メモリブロックと切
り換えるとともに、選択されたブロックに対応したセン
スアンプのみ駆動させるようにデコーダを構成し、また
外部から予めプログラム可能な素子を備えた欠陥ブロッ
ク切換信号発生手段を設けるようにしたので、選択ブロ
ックのみ活性化させ、非選択のブロックには電流が流れ
ないようにすることができ、これによって大幅に消費電
力を減らせる。また、欠陥ブロック切換信号はアドレス
信号がデコーダに入力される前に決定させることができ
るとともに、切換信号は直接デコーダに入力され、マル
チプレクサのような選択回路が不要となるためアクセス
タイムが増加されることもない。

さらに、並列入出力される複数ビットの全てを１つのブ
ロックから読出しあるいは書き込むようにしているので
、欠陥ビットを有するブロックを予備ブロックに切り換
える信号を発生するデコーダの構成が簡単になり、また
マルチプレクサのような選択回路が不要であるため、複
数ビット単位の動作をするメモリを構成した場合にもチ
ップサイズの増大を抑えることができるという効果があ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例ではレ
ベル発生手段内のプログラム可能な素子として電流を流
して切断する方式のヒユーズを用いているが、その他に
もレーザを汚いて切断する方式のヒユーズや、ＥＰＲ○
Ｍ素子を使用する方式や高抵抗ポリシｌノコンをレーザ
アニールで低抵抗化させる方式等を用いるようにしても
よい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタティックＲＡＭ
に適用した場合について説明したが、この発明はそれに
限定されるものでなく、ダイナミックＲＡＭやＲＯＭそ
の他生導体記憶装置一般に利用することができる。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、半導体記憶装置において、消費電力が少なく
、しかもアクセスタイムを増大させることなく欠陥ビッ
トを有効に救済できるとともに、複数ビット単位での並
列読出し、書込み可能な半導体メモリを構成する場合に
もチップサイズをそれほど増大させることのない冗長回
路を実現することができる。

【図面の簡単な説明】

第１図は本発明をスタティックＲＡＭに適用した場合の
第１の実施例を示すブロック図、第２図はＹ系デコーダ
・ドライバの一構成例を示す論理回路図、 第３図は欠陥ブロック切換信号発生回路の構成例を示す
回路図、 第４図はＹ系デコーダ・ドライバの正規ブロック選択側
の具体例を示す回路図、 第５図はＹ系デコーダ・ドライバの予備メモリブロック
選択側の具体例を示す回路図、第６図はレベル変換器兼
ドライバの具体例を示す回路図、 第７図はＸ系デコーダ・ドライバの構成例を示す回路図
、 第８図はメモリセルアレイおよびセンスアンプの主要部
の構成例を示す回路図、 第９図はデータ出力バッファの構成例を示す回路図、 第１０図はデータ人力バッファおよびライトアンプの構
成例を示す回路図、 第１１図（Ａ）、（Ｂ）は各々メモリセルの構成例を示
す回路図、 第１２図は欠陥ブロックの切換信号発生回路の他の構成
例を示す論理回路図、 第１３図は本発明を適用したスタティックＲＡ　’Ｍの
第２の実施例を示すブロック図、 第１４図はそのＹ系デコーダ・ドライバの構成例を示す
論理回路図、 第１５図は本発明を適用したスタティックＲＡＭの第３
の実施例を示すブロック図、 第１６図はそのＹ系デコーダ・ドライバの構成例を示す
論理回路図、 第１７図は従来の冗長構成を有する半導体記憶装置の一
例を示すブロック図である。 １・・・・メモリセルアレイ、１ａ〜１ｈ・・・・正規
のブロック、ＩＲＩ、ＩＲ２，ＩＲ３・・・・予備メモ
リブロック、２・・・・Ｘ系デコーダ・ドライバ、３・
・・・Ｙ系デコーダ・ドライバ、４・・・・欠陥ブロッ
ク切換信号発生回路、５・・・・読出し書込み回路、６
・・・・データ入出力回路、７・・・・内部制御回路。 第３図 第４図 第５図 第７図 第８図 Ａ 第９図 ＥＦ３１ＥＦ３２　ＤＡＭ 第１０図 Ａ 第１１図 （Ｂ） 第１２図

Claims (1)

1. 【特許請求の範囲】 １、同一記憶容量を有する複数のブロックに分割され、
   かつ各ブロックと同一記憶容量の予備メモリブロックが
   付加されてなるメモリセルアレイと、外部からプログラ
   ム可能な素子を備え上記複数のブロックのうち任意の１
   ブロックが欠陥ビットを有する場合にそのブロックを予
   備メモリブロックと置換させるための切換信号を発生す
   る欠陥ブロック切換信号発生回路と、上記メモリセルア
   レイのワード線を選択するＸ系デコーダと、上記各ブロ
   ックのうち任意のブロックを選んで複数のビット線を同
   時に選択するとともに上記欠陥ブロック切換信号発生回
   路からの切換信号に応じて上記複数ブロックのうち指定
   されたブロックを選択するアドレスが入力されたときそ
   のブロックに変えて上記予備メモリブロックを選択信号
   を形成するＹ系デコーダと、選択されたメモリセルに対
   する読出しおよび書込みを行なうセンスアンプおよびラ
   イトアンプとを備えてなることを特徴とする半導体記憶
   装置。 ２、上記ワード線は、全分割ブロックおよび予備メモリ
   ブロックに共通となるよう一直線状に配設されているこ
   とを特徴とする請求項１記載の半導体記憶装置。 ３、上記Ｙ系デコーダによって同時に選択されるビット
   線の数は、一つのブロックに設けられているビット線の
   数と一致するように構成されていることを特徴とする請
   求項１または２記載の半導体記憶装置。