JPS638556B2 - - Google Patents
Info
- Publication number
- JPS638556B2 JPS638556B2 JP57184361A JP18436182A JPS638556B2 JP S638556 B2 JPS638556 B2 JP S638556B2 JP 57184361 A JP57184361 A JP 57184361A JP 18436182 A JP18436182 A JP 18436182A JP S638556 B2 JPS638556 B2 JP S638556B2
- Authority
- JP
- Japan
- Prior art keywords
- address signal
- memory cell
- row address
- decoding means
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、アクセスタイムの向上および消費
電力の低減が可能な半導体メモリ装置に関するも
のである。
電力の低減が可能な半導体メモリ装置に関するも
のである。
第１図は従来の半導体メモリ装置を示すブロツ
ク図である。同図において、１はメモリーセル、
２ａおよび２ｂは相補的な関係にある一対のビツ
ト線、３は選択時に同一行上にあるメモリーセル
を活性化するワード線、４は行アドレス情報を解
読する行デコーダ、５は行アドレス信号線、６ａ
および６ｂは前記ビツト線２ａおよび２ｂに接続
するビツト線負荷、７は電源端子、８はビツト線
２ａおよび２ｂを入力とするセンス増幅器、９は
読み出しデータ線、１０は列アドレス信号を解読
する列デコーダ、１１はアドレス信号線、１２は
上記メモリーセル１を行列に配置して成るメモリ
ーセルアレイである。
ク図である。同図において、１はメモリーセル、
２ａおよび２ｂは相補的な関係にある一対のビツ
ト線、３は選択時に同一行上にあるメモリーセル
を活性化するワード線、４は行アドレス情報を解
読する行デコーダ、５は行アドレス信号線、６ａ
および６ｂは前記ビツト線２ａおよび２ｂに接続
するビツト線負荷、７は電源端子、８はビツト線
２ａおよび２ｂを入力とするセンス増幅器、９は
読み出しデータ線、１０は列アドレス信号を解読
する列デコーダ、１１はアドレス信号線、１２は
上記メモリーセル１を行列に配置して成るメモリ
ーセルアレイである。
なお、第２図に示すメモリーセル１において、
１３ａおよび１３ｂはMOSトランジスタ、抵抗
などで構成される負荷素子、１４ａおよび１４ｂ
はインバータトランジスタ、１５ａおよび１５ｂ
はアクセストランジスタ、１６ａおよび１６ｂは
メモリーセル１のストレージノードである。
１３ａおよび１３ｂはMOSトランジスタ、抵抗
などで構成される負荷素子、１４ａおよび１４ｂ
はインバータトランジスタ、１５ａおよび１５ｂ
はアクセストランジスタ、１６ａおよび１６ｂは
メモリーセル１のストレージノードである。
次に、上記構成による半導体メモリ装置の動作
について、一例として、ストアノード１６ａおよ
び１６ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書込まれている場合について説明する。ま
ず、読み出しの場合には読み出そうとするセルの
行アドレス情報を行アドレス信号線５に入力す
る。そして行デコーダ４により行アドレス情報が
解読され、一本のワード線３が活性化する。次に
“Ｌ”レベルをストアしているアクセストランジ
スタ１５ｂが導通し、電源端子７からビツト線負
荷６ｂビツト線２ｂ、アクセストランジスタ１５
ｂ、インバータトランジスタ１４ｂの経路を電流
や流れ、ビツト線２ｂはプリチヤージレベルから
低下する。一方、読み出そうとするセルの列アド
レス信号線１１に入力された列アドレス信号は列
デコーダ１０により解読され、選択された列に対
応する一個のセンス増幅器８が活性化する。した
がつて、選択された列のビツト線２ａおよび２ｂ
の電位差がセンス増幅され、読み出しデータ線９
に出力され、読み出し動作が行なわれる。
について、一例として、ストアノード１６ａおよ
び１６ｂがそれぞれ“Ｈ”レベルおよび“Ｌ”レ
ベルに書込まれている場合について説明する。ま
ず、読み出しの場合には読み出そうとするセルの
行アドレス情報を行アドレス信号線５に入力す
る。そして行デコーダ４により行アドレス情報が
解読され、一本のワード線３が活性化する。次に
“Ｌ”レベルをストアしているアクセストランジ
スタ１５ｂが導通し、電源端子７からビツト線負
荷６ｂビツト線２ｂ、アクセストランジスタ１５
ｂ、インバータトランジスタ１４ｂの経路を電流
や流れ、ビツト線２ｂはプリチヤージレベルから
低下する。一方、読み出そうとするセルの列アド
レス信号線１１に入力された列アドレス信号は列
デコーダ１０により解読され、選択された列に対
応する一個のセンス増幅器８が活性化する。した
がつて、選択された列のビツト線２ａおよび２ｂ
の電位差がセンス増幅され、読み出しデータ線９
に出力され、読み出し動作が行なわれる。
従来の半導体メモリ装置は選択された同一行上
の全てのメモリーセルが活性化するので、全列に
電源からメモリーセルに電流が流れ込み、コラム
数の多い大容量メモリを構成する場合、消費電力
が大きくなる欠点があつた。
の全てのメモリーセルが活性化するので、全列に
電源からメモリーセルに電流が流れ込み、コラム
数の多い大容量メモリを構成する場合、消費電力
が大きくなる欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、メモリーセルを行
列に配置したメモリーセルアレイを列方向にＮ個
の部分メモリーセル群に分割し、Ｍ行毎に一本ワ
ード線と平行に配置した上位行選択線と、Ｎ個の
部分群の１つを選択する上位列アドレスとＭ行の
うちの一行を選択する下位行アドレスの両方を解
読する副テコーダと、ワード線に垂直に配置した
副デコーダ出力線と、上記上位行選択線と副デコ
ーダ出力との論理積を発生するアンドゲートを備
え、上記部分メモリーセル群のワード線をアンド
ゲート出力で駆動することにより、高速でしかも
低消費電力で大容量の半導体メモリをチツプ面積
を増大することなく提供するものである。
去するためになされたもので、メモリーセルを行
列に配置したメモリーセルアレイを列方向にＮ個
の部分メモリーセル群に分割し、Ｍ行毎に一本ワ
ード線と平行に配置した上位行選択線と、Ｎ個の
部分群の１つを選択する上位列アドレスとＭ行の
うちの一行を選択する下位行アドレスの両方を解
読する副テコーダと、ワード線に垂直に配置した
副デコーダ出力線と、上記上位行選択線と副デコ
ーダ出力との論理積を発生するアンドゲートを備
え、上記部分メモリーセル群のワード線をアンド
ゲート出力で駆動することにより、高速でしかも
低消費電力で大容量の半導体メモリをチツプ面積
を増大することなく提供するものである。
第３図はこの発明に係る半導体メモリ装置の一
実施例を示すブロツク図であり、一例としてＮ＝
４、Ｍ＝２の場合を示す。同図において、３ａは
上位行選択線、４ａは上位行デコーダ、５ａは上
位行アドレス信号線、５ｂは下位行アドレス信号
線、１０ａは下位列デコーダ、１２ａ，１２ｂ，
１２ｃ，１２ｄは４分割されたメモリーセルアレ
イの各部分メモリーセル群、１１ａは下位列アド
レス信号線、１１ｂは上位列アドレス信号線、１
７は下位行アドレスと上位列アドレスの両方を解
読する副デコーダ、１８は副デコーダ出力、１９
はワード線３と平行に配置された上位行選択線３
ａとワード線３と垂直に配置された副デコーダ出
力１８を入力とするアンドゲートで、出力はワー
ド線３に接続されている。なお、ワード線３と上
位行選択線３ａは同一層であつても異なる層であ
つてもよい。
実施例を示すブロツク図であり、一例としてＮ＝
４、Ｍ＝２の場合を示す。同図において、３ａは
上位行選択線、４ａは上位行デコーダ、５ａは上
位行アドレス信号線、５ｂは下位行アドレス信号
線、１０ａは下位列デコーダ、１２ａ，１２ｂ，
１２ｃ，１２ｄは４分割されたメモリーセルアレ
イの各部分メモリーセル群、１１ａは下位列アド
レス信号線、１１ｂは上位列アドレス信号線、１
７は下位行アドレスと上位列アドレスの両方を解
読する副デコーダ、１８は副デコーダ出力、１９
はワード線３と平行に配置された上位行選択線３
ａとワード線３と垂直に配置された副デコーダ出
力１８を入力とするアンドゲートで、出力はワー
ド線３に接続されている。なお、ワード線３と上
位行選択線３ａは同一層であつても異なる層であ
つてもよい。
次に、上記構成による半導体メモリ装置の動作
について説明する。まず上位行アドレス信号線５
ａに入力された上位行アドレス情報を上位行デコ
ーダ４ａが解読し、２行毎に配置された上位行選
択線の一本を活性化する。一方、副デコーダ１７
は上位列アドレス情報と下位行アドレス情報の両
方を解読し、部分メモリーセル群１２ａ〜１２ｄ
の一個のしかも２行のうちの一方を選択する。ア
ンドゲート１９は上位行選択信号と副デコーダ出
力の論理積を発生するので、一つのブロツクの一
本のワード線のみ活性化する。以下の読み出し動
作は従来の場合と同じである。
について説明する。まず上位行アドレス信号線５
ａに入力された上位行アドレス情報を上位行デコ
ーダ４ａが解読し、２行毎に配置された上位行選
択線の一本を活性化する。一方、副デコーダ１７
は上位列アドレス情報と下位行アドレス情報の両
方を解読し、部分メモリーセル群１２ａ〜１２ｄ
の一個のしかも２行のうちの一方を選択する。ア
ンドゲート１９は上位行選択信号と副デコーダ出
力の論理積を発生するので、一つのブロツクの一
本のワード線のみ活性化する。以下の読み出し動
作は従来の場合と同じである。
電源７からビツト線負荷６ａ又は６ｂ、ビツト
線２ａ又は２ｂを経て、メモリーセル１へ電流が
流れ込むのは選択された一つの部分メモリーセル
群内の列のみで、従来の全列に比べて４分の１に
減少する。更に、ワード線３の長さは従来の場合
の４分の１に短縮されているのでワード線遅延は
分割数の自乗の16分の１に短縮され、高速動作が
可能である。また、アンドゲート１９は一個あた
りの面積が小さくしかもワード線方向には分割数
４個しかないので、ワード線平行方向のチツプサ
イズの増分は小さい。また、上位行選択線は２行
毎に一本なので各行に配置するのに比べてワード
線垂直方向のチツプサイズの増分も小さい。
線２ａ又は２ｂを経て、メモリーセル１へ電流が
流れ込むのは選択された一つの部分メモリーセル
群内の列のみで、従来の全列に比べて４分の１に
減少する。更に、ワード線３の長さは従来の場合
の４分の１に短縮されているのでワード線遅延は
分割数の自乗の16分の１に短縮され、高速動作が
可能である。また、アンドゲート１９は一個あた
りの面積が小さくしかもワード線方向には分割数
４個しかないので、ワード線平行方向のチツプサ
イズの増分は小さい。また、上位行選択線は２行
毎に一本なので各行に配置するのに比べてワード
線垂直方向のチツプサイズの増分も小さい。
なお、上記実施例ではＮ＝４、Ｍ＝２の場合に
ついて説明したが他の値でもよいことはもちろん
である。また、メモリーセルとして第２図に示し
たNMOSスタチツク型メモリーセルの場合を示
したが、他のいかなるメモリーセル、例えば
CMOSスタチツク型メモリーセル、ダイナミツ
ク型メモリーセル、であつてもよい。更にアンド
ゲート１９を部分メモリーセル群の端に配置した
ものを示したが、他の位置、例えば部分メモリー
セル群の中央に配置してもよい。また上位行選択
信号３ａと副デコーダ出力信号１８のアンド信号
でワード線を駆動したが上位行選択信号３ａと副
デコーダ出力信号１８の論理を反転し、これらの
ノア信号でワード線を駆動してもよい。
ついて説明したが他の値でもよいことはもちろん
である。また、メモリーセルとして第２図に示し
たNMOSスタチツク型メモリーセルの場合を示
したが、他のいかなるメモリーセル、例えば
CMOSスタチツク型メモリーセル、ダイナミツ
ク型メモリーセル、であつてもよい。更にアンド
ゲート１９を部分メモリーセル群の端に配置した
ものを示したが、他の位置、例えば部分メモリー
セル群の中央に配置してもよい。また上位行選択
信号３ａと副デコーダ出力信号１８のアンド信号
でワード線を駆動したが上位行選択信号３ａと副
デコーダ出力信号１８の論理を反転し、これらの
ノア信号でワード線を駆動してもよい。
以上に説明したように、この発明に係る半導体
メモリ装置によればメモリーセルアレイを列方向
に複数のメモリーセル群の分割し、メモリーセル
の選択を、第１行アドレスと第２列アドレスの両
方を解読する第１のデコーダと、第２行アドレス
を解読する第２デコーダと、第１，第２デコーダ
出力を入力とする第３デコーダとから成る行デコ
ード手段により、行アドレスと第２列アドレスに
応じて特定のメモリーセル群に含まれる特定の行
を判別して行なうようにしたので、低消費電力で
しかも高速な大容量の半導体メモリ装置を構成す
ることができる効果がある。
メモリ装置によればメモリーセルアレイを列方向
に複数のメモリーセル群の分割し、メモリーセル
の選択を、第１行アドレスと第２列アドレスの両
方を解読する第１のデコーダと、第２行アドレス
を解読する第２デコーダと、第１，第２デコーダ
出力を入力とする第３デコーダとから成る行デコ
ード手段により、行アドレスと第２列アドレスに
応じて特定のメモリーセル群に含まれる特定の行
を判別して行なうようにしたので、低消費電力で
しかも高速な大容量の半導体メモリ装置を構成す
ることができる効果がある。
第１図は従来の半導体メモリ装置を示すブロツ
ク図、第２図はメモリーセルを示す回路図、第３
図は本発明の一実施例による半導体メモリ装置を
示すブロツク図である。 １…メモリーセル、２ａ，２ｂ…ビツト線、３
…ワード線、４…行デコーダ、５…行アドレス信
号線、６ａ，６ｂ…ビツト線負荷、７…電源端
子、８…センス増幅器、９…読み出し信号線、１
０…列デコーダ、１１…列アドレス信号線、１２
…メモリーセルアレイ、１３ａ，１３ｂ…負荷素
子、１４ａ，１４ｂ…インバータトランジスタ、
１５ａ，１５ｂ…アクセストランジスタ、１６
ａ，１６ｂ…ストレージノード、３ａ…上位行選
択線、４ａ…上位行デコーダ、５ａ…上位行アド
レス信号線、５ｂ…下位行アドレス信号線、１０
ａ…下位列アドレス信号線、１１ａ…下位列アド
レス信号線、１１ｂ…上位列アドレス信号線、１
２ａ，１２ｂ，１２ｃ，１２ｄ…部分メモリーセ
ル群、１７…副デコーダ、１８…副デコーダ出力
線、１９…アンドゲート。
ク図、第２図はメモリーセルを示す回路図、第３
図は本発明の一実施例による半導体メモリ装置を
示すブロツク図である。 １…メモリーセル、２ａ，２ｂ…ビツト線、３
…ワード線、４…行デコーダ、５…行アドレス信
号線、６ａ，６ｂ…ビツト線負荷、７…電源端
子、８…センス増幅器、９…読み出し信号線、１
０…列デコーダ、１１…列アドレス信号線、１２
…メモリーセルアレイ、１３ａ，１３ｂ…負荷素
子、１４ａ，１４ｂ…インバータトランジスタ、
１５ａ，１５ｂ…アクセストランジスタ、１６
ａ，１６ｂ…ストレージノード、３ａ…上位行選
択線、４ａ…上位行デコーダ、５ａ…上位行アド
レス信号線、５ｂ…下位行アドレス信号線、１０
ａ…下位列アドレス信号線、１１ａ…下位列アド
レス信号線、１１ｂ…上位列アドレス信号線、１
２ａ，１２ｂ，１２ｃ，１２ｄ…部分メモリーセ
ル群、１７…副デコーダ、１８…副デコーダ出力
線、１９…アンドゲート。
Claims (1)
- 【特許請求の範囲】 １ メモリーセルを行列に配置したメモリーセル
アレイとコード化された行アドレス信号によりア
クセスすべきメモリーセルの行を判別する行デコ
ード手段と、コード化された列アドレス信号によ
りアクセスすべきメモリーセルの列を判別する列
デコード手段を備えた半導体メモリ装置におい
て、 上記アドレス信号は第１行アドレス信号群と第
２行アドレス信号群に分割されると共に、上記列
アドレス信号は第１列アドレス信号群と第２列ア
ドレス信号群に分割され、 上記メモリーセルアレイは上記第２列アドレス
信号群により判別される複数のメモリーセル群に
分割され、 上記行デコード手段は、 上記第１行アドレス信号群と上記第２列アドレ
ス信号群の両方の信号を入力とする第１デコード
手段と、 上記第２行アドレス信号群の信号を入力とする
第２デコード手段と、 上記第１デコード手段の出力と上記第２デコー
ド手段の出力とを入力とする第３デコード手段と
から成り、 上記行アドレス信号群と上記第２列アドレス信
号群の信号に応じて、特定のメモリーセル群に含
まれる特定の行が判別されることを特徴とする半
導体メモリ装置。 ２ 上記第１行アドレス信号群が空間的に近接し
た異なる行の指定を行なう下位行アドレス信号群
であり、 上記第１デコード手段の出力信号線と上記第３
デコード手段が上記メモリーセル群の列に沿つて
配置されて成ることを特徴とする特許請求の範囲
第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184361A JPS5972695A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57184361A JPS5972695A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5972695A JPS5972695A (ja) | 1984-04-24 |
| JPS638556B2 true JPS638556B2 (ja) | 1988-02-23 |
Family
ID=16151890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57184361A Granted JPS5972695A (ja) | 1982-10-18 | 1982-10-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5972695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225150U (ja) * | 1988-08-06 | 1990-02-19 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0779248B2 (ja) * | 1987-03-17 | 1995-08-23 | 松下電器産業株式会社 | デコーダ用組み合わせ論理回路 |
| JPH01245489A (ja) * | 1988-03-25 | 1989-09-29 | Hitachi Ltd | 半導体記憶装置 |
| JPH0817035B2 (ja) * | 1988-12-09 | 1996-02-21 | 三菱電機株式会社 | 半導体メモリ装置 |
| JP4007823B2 (ja) | 2002-02-21 | 2007-11-14 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1982
- 1982-10-18 JP JP57184361A patent/JPS5972695A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0225150U (ja) * | 1988-08-06 | 1990-02-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5972695A (ja) | 1984-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100538883B1 (ko) | 반도체 메모리 장치 | |
| US5659515A (en) | Semiconductor memory device capable of refresh operation in burst mode | |
| JPS6228516B2 (ja) | ||
| JPS63200391A (ja) | スタテイツク型半導体メモリ | |
| JP2001006370A (ja) | Ｓｒａｍ回路 | |
| JPH04228188A (ja) | 半導体記憶装置 | |
| US4951259A (en) | Semiconductor memory device with first and second word line drivers | |
| US4939696A (en) | Semiconductor memory device | |
| JP3018498B2 (ja) | 半導体記憶装置 | |
| JPH07141873A (ja) | 半導体記憶装置 | |
| CA1160742A (en) | Static ram memory cell | |
| JPS638556B2 (ja) | ||
| JPH04285794A (ja) | 半導体記憶装置 | |
| JPS5972698A (ja) | 半導体メモリ装置 | |
| US6160751A (en) | Semiconductor memory device allowing efficient column selection | |
| EP0622801A2 (en) | Hierarchical bitline memory architecture | |
| JP3283547B2 (ja) | 半導体メモリ装置 | |
| JP4664622B2 (ja) | 半導体集積回路装置 | |
| JPS6218992B2 (ja) | ||
| JPS6228517B2 (ja) | ||
| JP2001358228A (ja) | 半導体装置 | |
| JPH0413798B2 (ja) | ||
| KR0145889B1 (ko) | 공통 비트 라인의 접속 구조를 갖는 메모리 셀 어레이 및 반도체 메모리 장치 | |
| JPH036598B2 (ja) | ||
| JP3317334B2 (ja) | 半導体記憶装置およびデータ読み出し方法 |