JPH04183000A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH04183000A JPH04183000A JP2311853A JP31185390A JPH04183000A JP H04183000 A JPH04183000 A JP H04183000A JP 2311853 A JP2311853 A JP 2311853A JP 31185390 A JP31185390 A JP 31185390A JP H04183000 A JPH04183000 A JP H04183000A
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- JP
- Japan
- Prior art keywords
- line
- digit
- digit line
- circuit
- precharge
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000002950 deficient Effects 0.000 abstract description 6
- 230000007547 defect Effects 0.000 abstract description 5
- 230000003321 amplification Effects 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
５産業上の利用分野〕
本発明は半導体メモリに関し、特に冗長メモリセルを備
えＭＩＳ型電界効果トランジスタによって構成された半
導体メモリに関するものである。
えＭＩＳ型電界効果トランジスタによって構成された半
導体メモリに関するものである。
従来、この種の半導体メモリは、通常のメモリセルか゛
正常な動作をしない場合、そのメモリセルと接続するデ
ィジット線またはワード線を使用せず冗長メモリセルと
接続するディジット線またはワード線を使用することに
よって不良品を良品にしていた。
正常な動作をしない場合、そのメモリセルと接続するデ
ィジット線またはワード線を使用せず冗長メモリセルと
接続するディジット線またはワード線を使用することに
よって不良品を良品にしていた。
通常のメモリセルは、第２図に示すように、不良、正常
に関俤なくワード線ＷＬ及びディジット線（ＤＬｌ、Ｄ
Ｌ２、ＤＬ３．ＤＬ４．・・・）と対応して接続してお
り、またイジツト！（ＤＬＬ、ＤＬ２、ＤＬ３．ＤＬ４
、・・・）はセンス増幅器（ＳＡ１．３Ａ２． ・・
）、ブリチ、ヤ・−、ミ、゛回路（ＬＡ、Ｉｌｌ、・・
・）と接続し、プリチャージ回路〈１＾、ＩＲｌ・・）
はプリチャージ供給線ＰＬと接続して、ディジ・ソト線
＜ＤＬＬ、ＤＬ、２、ＤＬ３．ＤＬ４、・・）のプリチ
ャージ動作ルびセンス増幅動作が可能になっていた。な
お、第２１図には冗長用のメモリセ゛ル等は省略されて
いる、〔発明が解決しようとする課Ｍ〕 上述した従来の半導体メモリは、通常の、メモリセルに
不良があっても、デイシラ１へ線（ｒつ１−１゜Ｄ Ｌ
２、ＤＬ３．ＤＬ４、・・）のプリチャージ動作及び
センス増幅動作か可能となっているので、例えばディジ
ット線とワード線との短絡どいつ不良が発）４−シた場
合、スタンバイ時、アリチャージレベルのディジッ■・
線から接地電位レヘ７トのワード線に短絡電流が定常的
に流れ、スタンバイ電流不良となり、またスタンバイ−
流不良とならなくても、ディジッ１へ線からワード線に
流れる短絡電流により、非選択状態のワード線の電位が
浮き十り、他の正常なワード線を選択状態にした場合に
セ゛５・ス増幅動作に悪影輪を及ぼ寸にいうχ点か字）
る、 本発明の目的は、−フィシ・・（・練とロード線とか短
絡するという不良か！〉つでも、ス９〕ハイ電流か増大
するのを防■Ｆ！、かつ正常部分のセ〉ス増幅動作に対
する悪影響を防ｆ１−寸−る二ｌ二かできる半導体メモ
リを提供することにある。
に関俤なくワード線ＷＬ及びディジット線（ＤＬｌ、Ｄ
Ｌ２、ＤＬ３．ＤＬ４．・・・）と対応して接続してお
り、またイジツト！（ＤＬＬ、ＤＬ２、ＤＬ３．ＤＬ４
、・・・）はセンス増幅器（ＳＡ１．３Ａ２． ・・
）、ブリチ、ヤ・−、ミ、゛回路（ＬＡ、Ｉｌｌ、・・
・）と接続し、プリチャージ回路〈１＾、ＩＲｌ・・）
はプリチャージ供給線ＰＬと接続して、ディジ・ソト線
＜ＤＬＬ、ＤＬ、２、ＤＬ３．ＤＬ４、・・）のプリチ
ャージ動作ルびセンス増幅動作が可能になっていた。な
お、第２１図には冗長用のメモリセ゛ル等は省略されて
いる、〔発明が解決しようとする課Ｍ〕 上述した従来の半導体メモリは、通常の、メモリセルに
不良があっても、デイシラ１へ線（ｒつ１−１゜Ｄ Ｌ
２、ＤＬ３．ＤＬ４、・・）のプリチャージ動作及び
センス増幅動作か可能となっているので、例えばディジ
ット線とワード線との短絡どいつ不良が発）４−シた場
合、スタンバイ時、アリチャージレベルのディジッ■・
線から接地電位レヘ７トのワード線に短絡電流が定常的
に流れ、スタンバイ電流不良となり、またスタンバイ−
流不良とならなくても、ディジッ１へ線からワード線に
流れる短絡電流により、非選択状態のワード線の電位が
浮き十り、他の正常なワード線を選択状態にした場合に
セ゛５・ス増幅動作に悪影輪を及ぼ寸にいうχ点か字）
る、 本発明の目的は、−フィシ・・（・練とロード線とか短
絡するという不良か！〉つでも、ス９〕ハイ電流か増大
するのを防■Ｆ！、かつ正常部分のセ〉ス増幅動作に対
する悪影響を防ｆ１−寸−る二ｌ二かできる半導体メモ
リを提供することにある。
〔課題を解決するための手ト賃：
本発明の少導体メモリは、通常ご）メ七すセ１１と、こ
のメモリセルと接続寸ろｒ：′−ド線及び−モノジット
線と、この子ィジ・、 ！−線の電位を増幅するセンス
増幅器と、前記ディジ・・・１・線を所定のぐイミング
で所定のしベルにアリチャージづ゛るプリチャージ回路
と、このプリチャージ回路に所定の電位を供給するプリ
子キー・シトベル供給線と、冗長用のメモリセル、ディ
ジ・・Ｉｌ−線、プリチャージ回路及びセンス増幅器と
を右づ−る半導体メモリにおいて 前記通常のメモ１．
Ｊセルと接続する子イニ２・／１−線とセンス増幅器と
の間、及びプリチ・Ｃ−ジ回路どブリチャージレベル供
給線との間に、不良発生時にこｔ′Ｌへ相互間をそれそ
台分離する手段を設け、かつ前記ディジット線を接地電
位にするディジット線接地回路を設けて構成される。
のメモリセルと接続寸ろｒ：′−ド線及び−モノジット
線と、この子ィジ・、 ！−線の電位を増幅するセンス
増幅器と、前記ディジ・・・１・線を所定のぐイミング
で所定のしベルにアリチャージづ゛るプリチャージ回路
と、このプリチャージ回路に所定の電位を供給するプリ
子キー・シトベル供給線と、冗長用のメモリセル、ディ
ジ・・Ｉｌ−線、プリチャージ回路及びセンス増幅器と
を右づ−る半導体メモリにおいて 前記通常のメモ１．
Ｊセルと接続する子イニ２・／１−線とセンス増幅器と
の間、及びプリチ・Ｃ−ジ回路どブリチャージレベル供
給線との間に、不良発生時にこｔ′Ｌへ相互間をそれそ
台分離する手段を設け、かつ前記ディジット線を接地電
位にするディジット線接地回路を設けて構成される。
次に、本発明の実施例について図面を参照！−で説明す
る。
る。
第１図は本発明の一実施例を示す回路図て′ある。
この実施例が第２図に示された従来の半導体メモリと相
違する直は、通常のメモリセル（ＭＣ１、ＭＣ２，・・
）と対応して接続するディジット線（ＤＬｌ、ＤＬ２、
ＤＬ、３．ＤＬ４、・・・）とセンス増幅器（ＳＡ１．
ＳＡ２．・・・）との間、及びプリチャージ回路（ＩＡ
、１８．・・・）とプリチャージ供給線Ｐ Ｌとの間に
、不良発生時にこれら相互間をそれぞれ分離するヒユー
ズ（Ｆｌ、Ｆ２、Ｆ５．Ｆ６、Ｆ４、Ｆ８）を設け、か
つディジット線（ＤＬｌ、ｒ）Ｌ、２、ＤＬ３．ＤＬ４
、・・・）をそれぞれ接地電位にするディジット線接地
回路（，３Ａ、３ｎ、・・）を設けた点にある。
違する直は、通常のメモリセル（ＭＣ１、ＭＣ２，・・
）と対応して接続するディジット線（ＤＬｌ、ＤＬ２、
ＤＬ、３．ＤＬ４、・・・）とセンス増幅器（ＳＡ１．
ＳＡ２．・・・）との間、及びプリチャージ回路（ＩＡ
、１８．・・・）とプリチャージ供給線Ｐ Ｌとの間に
、不良発生時にこれら相互間をそれぞれ分離するヒユー
ズ（Ｆｌ、Ｆ２、Ｆ５．Ｆ６、Ｆ４、Ｆ８）を設け、か
つディジット線（ＤＬｌ、ｒ）Ｌ、２、ＤＬ３．ＤＬ４
、・・・）をそれぞれ接地電位にするディジット線接地
回路（，３Ａ、３ｎ、・・）を設けた点にある。
今、例えば通常のメモリセルＭ（ｌと接続するティジッ
）・線Ｄ Ｌ ］及び、これと対をなすティジ゛ツト線
ＤＬ２ ＜以下、ディジッ）−線対（ＤＬコ。
）・線Ｄ Ｌ ］及び、これと対をなすティジ゛ツト線
ＤＬ２ ＜以下、ディジッ）−線対（ＤＬコ。
ＤＬ２＞という）とワード線ＷＩ、との間に短絡不良が
発生しゾ４−・場合、まず し−７，−ズＦ１．Ｆ２゜
Ｆ４を切断してディジット線対（ＤＬｌ、、Ｄｉ、２）
をセンス増幅器ＳＡＩと切離し、プリチャージ回路１＾
とプリチャージレベル供給線Ｐ Ｌ、との間を切離す。
発生しゾ４−・場合、まず し−７，−ズＦ１．Ｆ２゜
Ｆ４を切断してディジット線対（ＤＬｌ、、Ｄｉ、２）
をセンス増幅器ＳＡＩと切離し、プリチャージ回路１＾
とプリチャージレベル供給線Ｐ Ｌ、との間を切離す。
また、ディジット線接地回路３Ａのヒ１−ズ卜゛３を切
断することにより、ブリチャ〜シ回路ＩＡを介してディ
ジ・・ｌト線対（ＤＬｌ、ＤＬ２）を接地電位にする８ こうすることにより、プリチャージ時、不良のディジッ
ト線対（ＤＬｌ、ＤＬ２）は接地電位となり、かつプリ
チャージレベル供給線ＰＬ、と切離されているので、ス
タンバイ電流が増大するのを防止することができ、非選
択状態のワー１で線の電位が浮き干るのを防止すること
ができる。
断することにより、ブリチャ〜シ回路ＩＡを介してディ
ジ・・ｌト線対（ＤＬｌ、ＤＬ２）を接地電位にする８ こうすることにより、プリチャージ時、不良のディジッ
ト線対（ＤＬｌ、ＤＬ２）は接地電位となり、かつプリ
チャージレベル供給線ＰＬ、と切離されているので、ス
タンバイ電流が増大するのを防止することができ、非選
択状態のワー１で線の電位が浮き干るのを防止すること
ができる。
以上説明したように本発明は、通常のメモリセルと接続
するディジット線をセンス増幅器及びプリチャージレベ
ル供給線から分離するための手段と、前記ディジット線
を接地電位にするためのディジット線接地回路とを設け
、不良発生時に、不良のディジット線をセンス増幅器及
びプリチャージレベル供給線と切離して接地電位にする
構成とすることにより、ディジット線とワード線とが短
終不良となった場合でもこの短絡部分に電流が流れない
のでスタンバイ電流が増大するのを防止することができ
、埜た、非選択状態のワード線の電位が浮き上るのを防
止できるので正常部分のセンス増幅動作に対する悪影響
を防止することができる効果がある。
するディジット線をセンス増幅器及びプリチャージレベ
ル供給線から分離するための手段と、前記ディジット線
を接地電位にするためのディジット線接地回路とを設け
、不良発生時に、不良のディジット線をセンス増幅器及
びプリチャージレベル供給線と切離して接地電位にする
構成とすることにより、ディジット線とワード線とが短
終不良となった場合でもこの短絡部分に電流が流れない
のでスタンバイ電流が増大するのを防止することができ
、埜た、非選択状態のワード線の電位が浮き上るのを防
止できるので正常部分のセンス増幅動作に対する悪影響
を防止することができる効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
の半導体メモリの一例を示す回路図である。 ＩＡ、ＩＢ・・・プリチャージ回路、２・・・ワード線
駆動回路、３＾、３ｓ・・・ディジット線接地回路、Ｄ
ＬＩ〜ＤＬ４・・・ディジット線、Ｆ１〜Ｆ８・ヒユー
ズ、ＭＣ１，ＭＣ２・・・メモリセル、ＰＬ・プリチャ
ージレベル供給線、ＳＡ１．ＳＡ２・・・センス増幅器
、ＷＬ・・・ワード線。
の半導体メモリの一例を示す回路図である。 ＩＡ、ＩＢ・・・プリチャージ回路、２・・・ワード線
駆動回路、３＾、３ｓ・・・ディジット線接地回路、Ｄ
ＬＩ〜ＤＬ４・・・ディジット線、Ｆ１〜Ｆ８・ヒユー
ズ、ＭＣ１，ＭＣ２・・・メモリセル、ＰＬ・プリチャ
ージレベル供給線、ＳＡ１．ＳＡ２・・・センス増幅器
、ＷＬ・・・ワード線。
Claims (1)
- 通常のメモリセルと、このメモリセルと接続するワー
ド線及びディジット線と、このディジット線の電位を増
幅するセンス増幅器と、前記ディジット線を所定のタイ
ミングで所定のレベルにプリチャージするプリチャージ
回路と、このプリチャージ回路に所定の電位を供給する
プリチャージレベル供給線と、冗長用のメモリセル、デ
ィジット線、プリチャージ回路及びセンス増幅器とを有
する半導体メモリにおいて、前記通常のメモリセルと接
続するディジット線とセンス増幅器との間、及びプリチ
ャージ回路とプリチャージレベル供給線との間に、不良
発生時にこれら相互間をそれぞれ分離する手段を設け、
かつ前記ディジット線を接地電位にするディジット線接
地回路を設けたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311853A JP2617617B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311853A JP2617617B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04183000A true JPH04183000A (ja) | 1992-06-30 |
| JP2617617B2 JP2617617B2 (ja) | 1997-06-04 |
Family
ID=18022206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311853A Expired - Lifetime JP2617617B2 (ja) | 1990-11-16 | 1990-11-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2617617B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825699A (en) * | 1997-01-31 | 1998-10-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device fixing defective memory cell selection line replaced with spare memory cell selection line in non-selected state |
| US5825694A (en) * | 1996-03-01 | 1998-10-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of column select line or word select line |
| US5835419A (en) * | 1996-03-01 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| KR100649834B1 (ko) * | 2004-10-22 | 2006-11-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 누설 전류 제어 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020397A (ja) * | 1983-07-15 | 1985-02-01 | Toshiba Corp | 半導体メモリ |
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-11-16 JP JP2311853A patent/JP2617617B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020397A (ja) * | 1983-07-15 | 1985-02-01 | Toshiba Corp | 半導体メモリ |
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5825694A (en) * | 1996-03-01 | 1998-10-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of column select line or word select line |
| US5835419A (en) * | 1996-03-01 | 1998-11-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| US5986915A (en) * | 1996-03-01 | 1999-11-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of column select line or word select line |
| US5825699A (en) * | 1997-01-31 | 1998-10-20 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device fixing defective memory cell selection line replaced with spare memory cell selection line in non-selected state |
| KR100649834B1 (ko) * | 2004-10-22 | 2006-11-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 누설 전류 제어 장치 |
| US7724594B2 (en) | 2004-10-22 | 2010-05-25 | Hynix Semiconductor Inc. | Leakage current control device of semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2617617B2 (ja) | 1997-06-04 |
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