JPH04183176A - 位相同期クロック信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、映像信号をディジタル処理するにあたり、映
像信号を量子化する隙の位相同期したクロック信号を発
生する位相同期クロック信号発生装置に関するものであ
る。

従来の技術 クリアビジョン放送、高品位テレビジョン（ハイビジョ
ン）放送の復調回路の基本はディジタル処理技術である
。ディジタル処理を実施するためには、映像信号の量子
化（以下Ａ／Ｄ変換と称する）が必要であり、クロック
信号は映像信号と何等かの同期を有した形で発生され、
映像信号をＡ／Ｄ変換する。

以下図面を参照しながら、従来例について説明する。第
７図は従来例の位相同期クロック信号発生装置のブロッ
ク図を示す。第７図では、水平同期分離回路３で人力さ
れた映像信号より水平同期信号ＳＹＩが取り出される。

取り出された水平同期信号ＳＹＩを基準としてＰＬＬ回
路が構成され、再生水平同期信号ＳＹ３との位相比較を
位相比較器１３７行い、位相誤差情報より制御電圧を制
御電圧発生器１０で発生して電圧制御発振器１１の発信
周波数を制御する。電圧制御発振器１１より得られるク
ロック信号ＣＫ２は分周器１２で分周され再生水平同期
信号ＳＹ３となる。二〇ＰＬＬ構成により、入力映像信
号とほぼ同期したクロック信号ＣＸ２が得られ、Ａ／Ｄ
変換器２のクロック信号として使用されディジタル映像
信号が得られる。

発明が解決しようとする諜届 しかし、このような従来例ではＶＴＲなどの再生映像信
号のようにスキューや高速のジンク−のある場合はこれ
ら時間軸変動成分に正確に追従する位相同期クロック信
号を得ることは困難である。

つまり、第８図の従来例の動作説明図に示すように、基
準の映像信号より同期分離した時の基準の水平同期タイ
ミングに対し、ＶＴＲ等の再生映像信号から同期分離し
た水平同期信号ＳＹＩはジッタを有している。その為、
再生水平同期信号ＳＹ３は、水平同期信号ｓｙｉに対し
遅れた状態での制御になる。つまり、水平同期信号ＳＹ
Ｉのａ期間の情報は再生水平同期信号ＳＹ３のａ°期間
（以下同様にｂ−ｂ’、ｃ−ｃ“・・・）というように
、実際のＡ／Ｄ変換の時に垂直位相が揃わないことにな
る。

また、このときの基準クロ、りとして１４．３ＭＩ（ｚ
で映像信号をＡ／Ｄ変換した時のサンプリング数が下に
示しである。電圧制御発振器１１により発生されたクロ
ック信号は再生水平同期信号ＳＹ３の１水平走査期間に
９１０のサンプリングを行うが、入力される映像信号に
対しては、水平同期信号ＳＹＩとのタイミングでも解る
ように１水平走査期間のサンプリング数を９１０サンプ
ルに制御することができない。

本発明は上記課題に鑑み、入力される映像信号の時間軸
変動に正確に追従し、Ａ／Ｄ変換後のディジタル処理が
正確に行える位相同期クロック信上記課題を解決するた
めに本発明は、入力される映像信号２を２水平走査期間
遅延する第１の２Ｈ遅延器と、前記映像信号より水平同
期信号を分離する水平同期分層回路と、前記水平同期分
離回路の出力の水平同期信号をリセット信号として基準
クロック信号をクロック入力とするカウンタ回路と、前
記カウンタ回路の出力を前記水平同期信号で順次ラッチ
する第１．第２のラッチ回路と、前記第１．第２のラッ
チ回路の出力のどちらかを選択するスイッチ回路と、前
記水平同期信号を２水平走査期間遅延し２Ｈ遅延水平同
期信号を出力する第２の２Ｈ遅延器と、前記水平同期信
号と前記２Ｈ遅延水平同期信号の入力状態により前記ス
イッチ回路を制御するスインチ制御回路と、前記２Ｈ水
平同期信号で前記スイッチ回路の出力をラッチする第３
のラッチ回路と、第３のラッチ回路の出力により制御電
圧を発生する制御電圧発生回路と、前記制御電圧により
所定の周波数で発振する電圧制御発振器を備え、かつ前
記電圧制御発振器の出力のクロック信号を１水平走査周
波数に分周する分周器と、前記分周器の出力の再生水平
同期信号と２Ｈ遅延水平同期信号との位相誤差を検出す
る位相比較器と、前記位相比較器の位相誤差情報シこよ
り誤差電圧を発生する誤差電圧発生器を設け、前記制御
電圧と前記誤差電圧により前記制御電圧発生器を制御す
る構成である。

さらに、前記クロック信号を前記位相比較器の位相誤差
情報で移相する可変移相器を設置する。

あるいは、前記クロック信号をクロック入力とし前記２
Ｈ遅延水平同期信号をリセット信号とする第２のカウン
タ回路と、前記第２のカウンタ回路の出力を前記２Ｈ遅
延水平同期信号のタイミングで基準値と比較する基準値
比較回路と、前記基準値比較回路の比較結果により補正
電圧を発生する補正電圧発生回路を設け、前記補正電圧
と前記制御電圧により前記電圧制御発振器を制御する構
成を有する。

作用 本発明は上記の構成により、カウンタ回路のクロνり入
力として基準クロック信号を用いることで入力映像信号
から分離した水平同期信号のジッター量を検出する。そ
して、検出したジッター量に応して電圧制御発振器の発
振周波数を制御する。

この時、電圧制御発振器の制御開始のタイミングは、入
力信号の水平同期信号と同期させるために入力の水平同
期信号を２水平走査期間遅延させ、２Ｈ遅延水平同期信
号と同期して発振周波数か変化する。

従って、入力の映像信号も２水平走査期間遅延すること
で位相同期クロック信号発生系とのタイミングを合わせ
、垂直位相の揃ったデジタル映像信号を得ることを実現
するものである。

実施例 以下本発明の一実施例の位相同期クロック信号発生装置
について、図面を参照しながら説明する。

第１図は本発明の一実施例のブロック図である。

第１図、第３図、第４図、第７図に使用されている共通
の番号及び記号は同一のものを示している。

入力の映像信号から水平同期分離回路３で水平同期信号
ＳＹＩが取り出される。水平同期信号ＳＹＩはカウンタ
回路５のリセット入力端に接続され、基準クロック信号
で１水平走査期間のジッターをカラントする。基準クロ
ック１３号が９１０ｆＮ　　（ｆＨ：水平走査周波数）
の１４．３ＭＨｚであれば、本来カウンタ値が９０９の
次にリセットされる。水平同期信号ＳＹＩでカウンタ回
路５がリセットされる時、ラッチ回路６にその時のカウ
ンタ値がラッチされる。次の水平同期信号ＳＹＩでラッ
チ回路６の出力はラッチ回路７にラッチされるとともに
、ラッチ回路６はカウンタ回路５のカウンタ値をラッチ
する。一方うノ千回路６の出力はスイッチ回路２０の端
子Ｂに接続され、ラッチ回路７の出力はスイッチ回路２
０の端子Ａに接続される。スイッチ回路２０は、スイッ
チ制御回路９からのスイッチ信号Ｃで制御される。選択
された端子Ａあるいは端子Ｂの信号はラッチ回路８にラ
ッチされる。ラッチ回路８にラッチするタイミングは、
水平同期信号ＳＹＩを２Ｈ遅延器４で２水平走査期間遅
延した２Ｈ遅遅延水平態信号ｆＨ１で行う。ラッチ回路
８の出力にもとずき制御電圧発生回路１０で制御電圧を
発生して、電圧制御発振器１１で２Ｈ遅延水平同期信号
ｆ□に同期したクロック信号ＣＫＩが発生される。

クロック信号ＣＫＩのジッター量は２水平走査期間遅延
したタイミングで制御されているため、入力の映像信号
も２Ｈ遅延器ｌで２水平走査期間遅延させてクロック信
号ＣＫＩと同期させＡ／Ｄ変換器２でＡ／Ｄ変換してデ
ジタル映像信号出力となる。

一方、クロック信号ＣＫＩを分周器１２で水平走査周波
数に分周して再注水平同期ｆｆ号ｒｉｒ２をつくり、２
Ｈ遅遅延水平態信号ｆＨ１との位相誤差を位相比較器１
３で検出して、位相誤差信号ｐｏｏにより誤差電圧発生
回路１９で誤差電圧を発生する。従って、電圧制御発振
器１１は制御電圧と誤差電圧の２つの電圧で制御される
。

以上のように構成された位相同期クロック信号発生装置
の動作について、第２図の動作説明図を用いて説明する
。基準の水平同期信号に対し入力の水平同期信号ＳＹＩ
がジッターしている様子を示している。水平同期信号Ｓ
ＹＩのライン番号を■■・・・０で示し、２Ｈ遅延器４
の出力の２Ｈ遅遅延水平態信号ｆ）ＩＩにおける対応す
るタイミングを■■・・・＠で示している。またラッチ
回路６．７が水平同期信号ＳＹＩに同期して各ラインの
カウンタ値をラッチするデータの状態をライン番号で示
している。そして、スイッチ制’＋Ｂ回路９の出力のス
イッチ信号Ｃは水平同期信号ＳＹＩと２Ｈ遅延水平同期
信号ｆｌ（１が入力されるごとにＡ側とＢ側に切り換え
制御するタイミングを示している。水平同期信号ＳＹＩ
を２水平走査期間遅延させているのは、±０．５ライン
程度のジッターに対応するためで、ＶＴＲ等では十分に
存在するシンター量である。ラッチ回路８は２Ｈ遅遅延
水平態信号ｆＨ１の信号でラッチ動作を行い、このとき
スイッチ回路２０がスイッチ信号ＣによりＡ側（ラッチ
回路６の出力）あるいはＢ側（ラッチ回路７の出力）の
どちらが接続されている方のカウンタ値をラッチする。

その結果、２Ｈ遅延水平同期信号ｆｌ（１のライン番号
に対応するカウンタ値がラッチ回路８にラッチされるこ
とになる。電圧制御発振器１１の制御は２Ｈ遅遅延水平
態信号ｆＨ１のタイミングで行われ、入力映像信号も２
Ｈ遅延器ｌで遅延させる為、２Ｈ遅延水平同期信号ｆＨ
Ｉのタイミングと一致することから、水平走査期間にジ
ッターか存在しても、Ａ／Ｄ変換のクロック信号周波数
がそれに対応して変化するため水平走査期間のサンプリ
ングの数は一定となる。

以下本発明の第２の実施例Ｓこついて図面を参照しなが
ら説明する。第３図は本発明の第２の実施例のブロンク
図である。第３図においてジッター量を検出し、制御電
圧を発生する制御電圧発生回路１０までの構成は第１の
実施例の第１図とほぼ同じであるが、電圧制御発振器１
１の出力のクロック信号Ｃに１が２Ｈ遅遅延水平態信号
ｆＨ１の１水平走査期間に常に一定数存在することを検
出するカウンタ回路２１を設置し、２Ｈ遅遅延水平態信
号ｆＨ１が入力されるたびにカウンタ値を基準値比較回
路２２でラッチするとともにカウンタ回路２１をリセッ
トする。基準値比較回路２２では、入力したカウンタ値
と１水平走査期間のシフクーの無い本来のサンプル数（
基準値）を比較し、異なる場合に補正電圧発生回ＩＩＩ
Ｋ２４に補正量に対応する信号を出力する。つまり、カ
ウンタ値がＭで基準値をＮとすると、（Ｎ　−Ｍ　）と
いう情報を補正電圧発生回路２４に出力巳、補正電圧発
生回路２４では（Ｎ−Ｍ）が正の場合は電圧制御発振器
２４の発振周波数が制御電圧により制御される周波数よ
りやや高い周波数になるような補正電圧を出力し、（Ｎ
Ｍ）が負の場合やや低い周波数になる補正電圧を出力し
て、次の２Ｈ遅遅延水平態信号ｆＨ１が入力された時に
Ｍ＝Ｎとなるように制御する。

以下本発明の第３の実施例について図面を参照しながら
説明する。第４図は本発明の第３の実施例を示す位相同
期クロック信号発生装置のブロック図の一部である。基
本構成は第１図とほぼ同しであるが可変移相器１４を設
置して、クロック信号（Ｊｌの位相を位相比較器１３の
出力の位相誤差信号ＰＤＯの情報で移相する構成である
。ここで、可変移相器１４の具体的な構成の一実施例を
第５図にブロック図で示す。移相するクロック信号ＣＫ
ＩはＮ位相発生器１５で１クロック周期をＮ（第５図で
はＮ＝８）分割したタイミングでクロック信号を発生さ
せ、位相選択回路１８に入力される。一方、８位相の各
クロック信号は各ラッチ回路１６１　、１６□。

・・・、１６Ｂのラッチクロック信号として入力され、
位相誤差信号ＰＤＯをラッチする。そして、位相誤差信
号ＰＤＯの有効期間の最後のタイミングで各ラッチ回路
１６．　、１６□、・・・、１６．の状態をラッチ回路
１７にラッチする。ラッチ回路１７にラッチされた状態
にもとずき位相選択回路１８は位相を８分割して発生し
たクロック信号中から最適な位相のクロック信号ＣＫを
選択する。上記のように構成された可変移相器１４の動
作について、第６図を用いて動作を説明する。２Ｈ遅延
水平同期信号ｆＦ１１と再生水平同期信号ｆＨ２の位相
誤差が位相誤差信号ＰＰＯとして位相比較器１３から出
力される。クロック信号ＣＫＩは再生水平同期信号ｆＨ
２と同期している。

クロック信号ＣＫＩの位相を８分割したクロック信号で
、位相誤差信号ＰＤＯをラッチした結果をＬｌ。

Ｌ２．・・・、Ｌ８で示す、Ｌｌはラッチ回路１６＋　
の出力、Ｌ２はラッチ回路１６□の出力、・・・・・・
Ｌ８はラッチ回路１６．の出力である。各ラッチ回路１
６１゜１６２、・・・、１６．の出力を位相誤差信号Ｐ
ＤＯの立ち下がりでラッチ回路１７でラッチした結果が
ラッチ出力として示されている。このラッチ出力の値に
より位相選択回路１日は２Ｈ遅延水平同期信号の位相に
最も近い位相のクロック信号ＣＫを出力する。

従って、可変移相器を設けることで、１クロック周期以
下の位相制御が可能になり、１クロック周期をＮ分割す
る分割数が多いほど位相同期精度が確保できる。

発明の効果 以上のように本発明は、入力映像信号から水平同期分離
回路で水平同期信号を取り出し、基準クロック信号を用
いて水平走査周波数のシンター量をカウンタ回路で検出
し、水平同期信号を２水平走査期間遅延した２Ｈ遅延水
平同期信号のタイミングでジッター量に応し電圧制御発
振器を制御す　　するとともに、電圧制御発振器からの
クロック信号を１水平走査周波数に分周する分周器の出
力である再生水平同期信号と２Ｈ遅延水平同期信号との
位相誤差を誤差電圧発生回路で発生して位相誤差をなく
し、精度の高い位相同期クロック信号を発生ずることが
可能である。あるいは、電圧制御発振器からのクロック
信号を２Ｈ遅延水平同期信号でデジタル的に位相同期を
検出して、補正の必要がある場合には補正電圧を発生し
て精度の高い位相同期クロック信号を発生することが可
能である。

さらに、可変移相器を設けることで１クロツク以下の位
相誤差精度でクロック信号を制御でき、入力映像信号と
正確に同期した位相同期クロック信号を発生することが
できる。

これらにより、時間軸変動を有する映像信号が入力され
ても、垂直方向の位相のそろったデジタル映像信号が得
られ、以陳のデジタル信号処理回路でのデータの処理が
正確に行なえるとともに、回路的にもＬＳＩ化しやすい
構成である。

【図面の簡単な説明】

′　第１図は本発明の第１の実施例における位相同期ク
ロック信号発生装置のブロック図、第２図は本発明の動
作説明図、第３図は本発明の第２の実施例における位相
同期クロック信号発生装置のブロック図、第４図は本発
明の第３の実施例における位相同期クロンク発生装置の
一部のブロック図、第５図は可変移相器の構成の一実施
例を示すブロック図、第６図は可変移相器の動作説明図
、第７図は従来の位相同期クロック発生装置のブロック
図、第８図は従来例の動作説明図である。 １．４・・・・・・２Ｈ遅延器、３・・・・・・水平同
期分離回路、５，２１・・・・・・カウンタ回路、６．
７．８・・・・・・ラッチ回路、９・・・・・・スイッ
チ制御回路、ＩＯ・・・・・・制御電圧発生回路、１１
・・・・・・電圧制御発振器、１２・・・・・・分周器
、１３・・・・・・位相比較器、１４・・・・・・可変
移相器、１９・・・・・・誤差電圧発生回路、２２・・
・・・・基準値比較回路、２４・・・・・・補正電圧発
生回路、２０・・・・・・スイッチ回路、１５・・・・
・・Ｎ位相発生器、１８・・・・・・位相選択回路。

Claims (3)

【特許請求の範囲】
1. （１）入力された映像信号を２水平走査期間遅延する第
   １の３Ｈ遅延器と、前記第１の２Ｈ遅延器により遅延さ
   れた２Ｈ遅延映像信号を量子化するＡ／Ｄ変換器と、前
   記映像信号より水平同期信号を分離する水平同期分離回
   路と、前記水平同期分離回路の出力である水平同期信号
   をリセット信号に使用し、基準クロック信号をクロック
   入力とするカウンタ回路と、前記カウンタ回路の出力を
   前記水平同期信号でラッチする第１のラッチ回路と、前
   記第１のラッチ回路の出力を前記水平同期信号でラッチ
   する第２のラッチ回路と、前記第１のラッチ回路の出力
   と前記第２のラッチ回路の出力のいずれかを選択するス
   イッチ回路と、前記水平同期信号を２水平走査期間遅延
   し２Ｈ遅延水平同期信号を出力する第２の２Ｈ遅延器と
   、前記水平同期信号と前記２Ｈ遅延水平同期信号の入力
   状態により前記スイッチ回路を制御するスイッチ制御回
   路と、前記スイッチ回路の出力を前記２Ｈ遅延水平同期
   信号でラッチする第３のラッチ回路と、前記第３のラッ
   チ回路の出力により所定の制御電圧を発生する制御電圧
   発生回路と、前記制御電圧発生回路の出力である制御電
   圧にもとずき所定の周波数を発振する電圧制御発振器を
   備え、前記電圧制御発振器の出力であるクロック信号を
   前記Ａ／Ｄ変換器に入力するようにするとともに、前記
   クロック信号を１水平走査周波数に分周する分周器と、
   前記分周器の出力と前記２Ｈ遅延水平同期信号との位相
   誤差を検出する位相比較器と、前記位相比較器の出力に
   より誤差電圧を発生する誤差電圧発生回路を設け、前記
   誤差電圧と前記制御電圧により前記電圧制御発振器を制
   御して前記２Ｈ遅延映像信号と前記クロック信号の位相
   を同期させることを特徴とする位相同期クロック信号発
   生装置。
2. （２）入力された映像信号を２水平走査期間遅延する第
   １の２Ｈ遅延器と、前記第１の２Ｈ遅延器により遅延さ
   れた２Ｈ遅延映像信号を量子化するＡ／Ｄ変換器と、前
   記映像信号より水平同期信号を分離する水平同期分離回
   路と、前記水平同期分離回路の出力である水平同期信号
   をリセツト信号に使用し、基準クロック信号をクロック
   入力とする第１のカウンタ回路と、前記第１のカウンタ
   回路の出力を前記水平同期信号でラッチする第１のラッ
   チ回路と、前記第１のラッチ回路の出力を前記水平同期
   信号でラッチする第２のラッチ回路と、前記第１のラッ
   チ回路の出力と前記第２のラッチ回路の出力のいずれか
   を選択するイッチ回路と、前記水平同期信号を２Ｈ水平
   走査期間遅延し２Ｈ遅延水平同期信号を出力する第２の
   ２Ｈ遅延器と、前記水平同期信号と前記２Ｈ遅延水平同
   期信号の入力状態により前記スイッチ回路を制御するス
   イッチ制御回路と、前記スイッチ回路の出力を前記２Ｈ
   遅延水平同期信号でラッチする第３のラッチ回路と、前
   記第３のラッチ回路の出力により制御電圧を発生する制
   御電圧発生回路と、前記制御電圧発生回路の出力である
   制御電圧にもとずき所定周波数を発振する電圧制御発振
   器を備え、前記電圧制御発振器の出力であるクロック信
   号を前記Ａ／Ｄ変換器に入力するようにするとともに、
   前記クロック信号をクロック入力とし前記２遅延水平同
   期信号をリセット信号とする第２のカウンタ回路と、前
   記第２のカウンタ回路の出力を前記２Ｈ遅延水平同期信
   号のタイミングで基準値と比較する基準値比較回路と、
   前記基準値比較回路の比較結果により補正電圧を発生す
   る補正電圧発生回路を設け、前記補正電圧と前記制御電
   圧により前記電圧制御発振器制御して前記２Ｈ遅延映像
   信号と前記クロック信号の位相を同期させることを特徴
   とする位相同期クロック信号発生装置。
3. （３）請求項１記載の位相同期フロック信号発生装置に
   おいて、位相比較器の出力により前記電圧制御発振器の
   出力のクロック信号を移相する可変移相器を設け、移相
   したクロック信号により前記Ａ／Ｄ変換器で量子化する
   前記２Ｈ遅延映像信号と移相したクロック信号との位相
   を同期させることを特徴とする位相同期クロック信号発
   生装置。