JPH09107285A - 位相情報検出回路 - Google Patents
位相情報検出回路Info
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- JPH09107285A JPH09107285A JP7260502A JP26050295A JPH09107285A JP H09107285 A JPH09107285 A JP H09107285A JP 7260502 A JP7260502 A JP 7260502A JP 26050295 A JP26050295 A JP 26050295A JP H09107285 A JPH09107285 A JP H09107285A
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- JP
- Japan
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- phase
- signal
- output
- clock
- phase comparator
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- Pending
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- Television Signal Processing For Recording (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ回路のクロックの位相情報をディジタ
ルデータで出力する。 【解決手段】 ＶＣＯ13で発振したクロック14を分周器
15に入力し、ＨＤの周波数に分周し（）、位相比較
器11でＨＤとで位相を比較し、位相差に応じて出力さ
れる信号からＬＰＦ２で直流成分を取出し、ＶＣＯに
印加して発振周波数を制御し、ＨＤと同相のクロック
14を生成する。位相比較器の出力信号を制御信号生成
部16に入力し、パルス波形の正・負の極性を正極性に揃
え、アップダウンカウンタ17のイネーブル端子に印加す
る。アップダウンカウンタは、信号の極性が正の場合
はアップカウント動作に、負の場合はダウンカウント動
作に切換わり、イネーブル信号の期間カウントを行い、
カウントデータをレジスタ18に書込み、読出したデータ
19をディジタル処理回路等に入力し、読出しのタイミン
グを制御する。アップダウンカウンタはカウント終了に
てリセットする。
ルデータで出力する。 【解決手段】 ＶＣＯ13で発振したクロック14を分周器
15に入力し、ＨＤの周波数に分周し（）、位相比較
器11でＨＤとで位相を比較し、位相差に応じて出力さ
れる信号からＬＰＦ２で直流成分を取出し、ＶＣＯに
印加して発振周波数を制御し、ＨＤと同相のクロック
14を生成する。位相比較器の出力信号を制御信号生成
部16に入力し、パルス波形の正・負の極性を正極性に揃
え、アップダウンカウンタ17のイネーブル端子に印加す
る。アップダウンカウンタは、信号の極性が正の場合
はアップカウント動作に、負の場合はダウンカウント動
作に切換わり、イネーブル信号の期間カウントを行い、
カウントデータをレジスタ18に書込み、読出したデータ
19をディジタル処理回路等に入力し、読出しのタイミン
グを制御する。アップダウンカウンタはカウント終了に
てリセットする。
Description
【０００１】
【産業上の利用分野】本発明は位相情報検出回路に係
り、映像信号のディジタル処理に用いるクロックの位相
をディジタル情報で出力するものに関する。
り、映像信号のディジタル処理に用いるクロックの位相
をディジタル情報で出力するものに関する。
【０００２】
【従来の技術】映像信号をディジタル処理するための映
像信号のサンプリング、メモリへの書込み・読出し等に
用いるクロックの生成にＰＬＬ（位相同期ループ）回路
が多く用いられる。ＰＬＬ回路は、通常、位相比較器、
ＬＰＦ（低域濾波器）、ＶＣＯ（電圧制御発振器）およ
び分周器等から構成され、ＶＣＯで所要周波数のクロッ
クを発振し、このクロックを分周器により映像信号のＨ
Ｄ（水平同期信号）の周波数に分周し、位相比較器に入
力し、映像信号より分離して得たＨＤと位相を比較し、
位相差に応じて出力される信号（電圧）をＬＰＦに入力
して直流成分とし、この電圧をＶＣＯに印加し、発振周
波数を制御することによってＨＤと位相の一致したクロ
ックを生成し、上述のサンプリング、メモリの書込み・
読出し等に供している。ところで、ＨＤは、映像信号源
がテレビジョン放送等のように同期の安定度の高いもの
の場合は１Ｈ（１水平走査期間）前のＨＤとの間に位相
差はないが、ＶＴＲ（ビデオテープレコーダ）で再生さ
れた映像信号等のように同期の安定度が必ずしも高くな
い信号源の場合はＨＤ間に位相差がある場合がある。
像信号のサンプリング、メモリへの書込み・読出し等に
用いるクロックの生成にＰＬＬ（位相同期ループ）回路
が多く用いられる。ＰＬＬ回路は、通常、位相比較器、
ＬＰＦ（低域濾波器）、ＶＣＯ（電圧制御発振器）およ
び分周器等から構成され、ＶＣＯで所要周波数のクロッ
クを発振し、このクロックを分周器により映像信号のＨ
Ｄ（水平同期信号）の周波数に分周し、位相比較器に入
力し、映像信号より分離して得たＨＤと位相を比較し、
位相差に応じて出力される信号（電圧）をＬＰＦに入力
して直流成分とし、この電圧をＶＣＯに印加し、発振周
波数を制御することによってＨＤと位相の一致したクロ
ックを生成し、上述のサンプリング、メモリの書込み・
読出し等に供している。ところで、ＨＤは、映像信号源
がテレビジョン放送等のように同期の安定度の高いもの
の場合は１Ｈ（１水平走査期間）前のＨＤとの間に位相
差はないが、ＶＴＲ（ビデオテープレコーダ）で再生さ
れた映像信号等のように同期の安定度が必ずしも高くな
い信号源の場合はＨＤ間に位相差がある場合がある。
【０００３】上述のように、ＰＬＬ回路より出力される
クロックの位相は１Ｈ前のＨＤと同相のものであるか
ら、映像信号源の同期安定度がよくない場合、映像信号
とクロックの位相が一致せず、正常なディジタル処理が
できないという問題が生ずる。位相の情報（位相差と、
位相遅れ若しくは位相進みの情報）はＰＬＬ回路の位相
比較器より得られるが、これはアナログ情報であり、デ
ィジタル処理回路に必要なのはディジタルの位相情報で
ある。これには、位相比較器の出力をＡ／Ｄ変換器を用
いてディジタル変換する方法があるが、回路構成が複雑
になりコストが嵩むという問題がある。
クロックの位相は１Ｈ前のＨＤと同相のものであるか
ら、映像信号源の同期安定度がよくない場合、映像信号
とクロックの位相が一致せず、正常なディジタル処理が
できないという問題が生ずる。位相の情報（位相差と、
位相遅れ若しくは位相進みの情報）はＰＬＬ回路の位相
比較器より得られるが、これはアナログ情報であり、デ
ィジタル処理回路に必要なのはディジタルの位相情報で
ある。これには、位相比較器の出力をＡ／Ｄ変換器を用
いてディジタル変換する方法があるが、回路構成が複雑
になりコストが嵩むという問題がある。
【０００４】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、ＰＬＬ回路の位相比較器の出力するアナログの
位相情報をＡ／Ｄ変換器を用いずに比較的低廉な回路構
成でディジタル情報に変換し、かつ、このディジタル情
報には、位相差と、この位相差が遅れであるか進みであ
るかの情報を含むようにすることにある。
に鑑み、ＰＬＬ回路の位相比較器の出力するアナログの
位相情報をＡ／Ｄ変換器を用いずに比較的低廉な回路構
成でディジタル情報に変換し、かつ、このディジタル情
報には、位相差と、この位相差が遅れであるか進みであ
るかの情報を含むようにすることにある。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するため、位相比較器、電圧制御発振器および分周器
からなり、電圧制御発振器で発振したクロックを分周器
で所要の基準信号の周波数に分周し、前記基準信号と共
に位相比較器に入力し、位相比較器より位相差に応じて
出力される信号を電圧制御発振器に印加し、基準信号の
位相と一致した位相のクロックを出力するように構成し
たＰＬＬ回路に、前記位相比較器の出力信号の負極性の
期間を正極性に極性転換する制御信号生成部と、前記位
相比較器よりの信号を入力し、イネーブル端子に印加さ
れる制御信号生成部よりの信号に基づいて正極性の期間
をアップカウントして位相遅れの情報を、負極性の期間
をダウンカウントして位相進みの情報をそれぞれ出力す
るアップダウンカウンタと、アップダウンカウンタのカ
ウント終了にてカウントデータを書込むレジスタとを設
け、レジスタより読出したデータを出力するようにした
位相情報検出回路を提供するものである。
決するため、位相比較器、電圧制御発振器および分周器
からなり、電圧制御発振器で発振したクロックを分周器
で所要の基準信号の周波数に分周し、前記基準信号と共
に位相比較器に入力し、位相比較器より位相差に応じて
出力される信号を電圧制御発振器に印加し、基準信号の
位相と一致した位相のクロックを出力するように構成し
たＰＬＬ回路に、前記位相比較器の出力信号の負極性の
期間を正極性に極性転換する制御信号生成部と、前記位
相比較器よりの信号を入力し、イネーブル端子に印加さ
れる制御信号生成部よりの信号に基づいて正極性の期間
をアップカウントして位相遅れの情報を、負極性の期間
をダウンカウントして位相進みの情報をそれぞれ出力す
るアップダウンカウンタと、アップダウンカウンタのカ
ウント終了にてカウントデータを書込むレジスタとを設
け、レジスタより読出したデータを出力するようにした
位相情報検出回路を提供するものである。
【０００６】
【作用】以上のように構成したので、本発明による位相
情報検出回路においては、ＰＬＬ回路の位相比較器より
出力される位相比較情報（アナログ）をアップダウンカ
ウンタおよび制御信号生成部に入力し、制御信号生成部
にて位相比較器より出力される正極性／負極性の信号の
うち負極性の信号を正極性に極性転換し、アップダウン
カウンタのイネーブル端子に印加する。アップダウンカ
ウンタは、位相比較器の出力信号の正極性にてアップカ
ウント動作に、負極性にてダウンカウント動作にそれぞ
れ切換わり、イネーブル信号に基づいてカウントを行
う。カウントデータはレジスタに記録し、カウント終了
にてアップダウンカウンタをリセットし、レジスタより
読出したデータを出力する。
情報検出回路においては、ＰＬＬ回路の位相比較器より
出力される位相比較情報（アナログ）をアップダウンカ
ウンタおよび制御信号生成部に入力し、制御信号生成部
にて位相比較器より出力される正極性／負極性の信号の
うち負極性の信号を正極性に極性転換し、アップダウン
カウンタのイネーブル端子に印加する。アップダウンカ
ウンタは、位相比較器の出力信号の正極性にてアップカ
ウント動作に、負極性にてダウンカウント動作にそれぞ
れ切換わり、イネーブル信号に基づいてカウントを行
う。カウントデータはレジスタに記録し、カウント終了
にてアップダウンカウンタをリセットし、レジスタより
読出したデータを出力する。
【０００７】
【実施例】以下、図面に基づいて本発明による位相情報
検出回路の実施例を詳細に説明する。図１は本発明によ
る位相情報検出回路を用いたディジタル処理回路の一実
施例の要部ブロック図、図２は本発明による位相情報検
出回路の一実施例の要部ブロック図、図３は信号波形図
である。
検出回路の実施例を詳細に説明する。図１は本発明によ
る位相情報検出回路を用いたディジタル処理回路の一実
施例の要部ブロック図、図２は本発明による位相情報検
出回路の一実施例の要部ブロック図、図３は信号波形図
である。
【０００８】図１において、１はＡ／Ｄ変換部で、ライ
トクロック生成部５よりのクロックを用いて入力映像信
号をサンプリングし、ディジタル信号に変換する。２は
メモリで、デュアルポートを有し、ライト制御部６より
のライトクロックでＡ／Ｄ変換部１よりの映像データの
書込みを行い、リード制御部９よりのリードクロックで
映像データの読出しを行う。３は表示装置で、例えば、
プラズマディスプレイパネル（ＰＤＰ）で構成し、メモ
リ２より読出された映像データに基づいて映像を表示す
る。４は同期分離回路で、入力映像信号よりＨＤを分離
する。ライトクロック生成部５は、例えば、ＰＬＬ回路
で構成され、同期分離回路４よりのＨＤと位相の一致し
たクロックを生成する。リードクロック生成部７はＰＬ
Ｌ回路で構成され、前記ＨＤと位相の一致したクロック
を生成する。８は位相情報検出部で、リードクロック生
成部７よりのクロックの位相情報をディジタルデータで
出力し、リード制御部９に入力し、メモリ２の映像デー
タの読出しのタイミングの制御を行う。
トクロック生成部５よりのクロックを用いて入力映像信
号をサンプリングし、ディジタル信号に変換する。２は
メモリで、デュアルポートを有し、ライト制御部６より
のライトクロックでＡ／Ｄ変換部１よりの映像データの
書込みを行い、リード制御部９よりのリードクロックで
映像データの読出しを行う。３は表示装置で、例えば、
プラズマディスプレイパネル（ＰＤＰ）で構成し、メモ
リ２より読出された映像データに基づいて映像を表示す
る。４は同期分離回路で、入力映像信号よりＨＤを分離
する。ライトクロック生成部５は、例えば、ＰＬＬ回路
で構成され、同期分離回路４よりのＨＤと位相の一致し
たクロックを生成する。リードクロック生成部７はＰＬ
Ｌ回路で構成され、前記ＨＤと位相の一致したクロック
を生成する。８は位相情報検出部で、リードクロック生
成部７よりのクロックの位相情報をディジタルデータで
出力し、リード制御部９に入力し、メモリ２の映像デー
タの読出しのタイミングの制御を行う。
【０００９】図２において、７はリードクロック生成
部、８は位相情報検出部である。リードクロック生成部
７の11は位相比較器、12はＬＰＦ、13はＶＣＯ、15は分
周器で、これら位相比較器11、ＬＰＦ12、ＶＣＯ13およ
び分周器15によりＰＬＬ回路を構成する。ＶＣＯ13でク
ロック14を発振し、このクロック14を分周器15に入力
し、被処理映像信号のＨＤの周波数に分周し（信号
）、位相比較器11に入力し、映像信号より分離された
ＨＤとの位相の比較を行い、位相差に応じた信号を
出力し、ＬＰＦ12により直流成分とし、ＶＣＯ13に印加
してクロック14の周波数を可変し、ＨＤと位相の一致
したクロック14を生成し、前記リード制御部９に入力
し、メモリ２の映像データの読出しを行う。
部、８は位相情報検出部である。リードクロック生成部
７の11は位相比較器、12はＬＰＦ、13はＶＣＯ、15は分
周器で、これら位相比較器11、ＬＰＦ12、ＶＣＯ13およ
び分周器15によりＰＬＬ回路を構成する。ＶＣＯ13でク
ロック14を発振し、このクロック14を分周器15に入力
し、被処理映像信号のＨＤの周波数に分周し（信号
）、位相比較器11に入力し、映像信号より分離された
ＨＤとの位相の比較を行い、位相差に応じた信号を
出力し、ＬＰＦ12により直流成分とし、ＶＣＯ13に印加
してクロック14の周波数を可変し、ＨＤと位相の一致
したクロック14を生成し、前記リード制御部９に入力
し、メモリ２の映像データの読出しを行う。
【００１０】位相情報検出部８の16は制御信号生成部
で、位相比較器11よりの信号を入力し、アップダウン
カウンタ17を制御するためのイネーブル信号を生成す
る。17はアップダウンカウンタで、位相比較器12より入
力される信号が正極性の場合にアップカウント動作
に、信号が負極性の場合にダウンカウント動作にそれ
ぞれ切換わり、図示しない原発振器（例えば、水晶振動
子を用いた発振器で、ＶＣＯ13とは別のもの）よりのク
ロックを、制御信号生成部16よりのイネーブル信号に
基づいてカウントする。18はレジスタで、アップダウン
カウンタ17よりのカウントデータを記録し、これを読出
し（19）、リード制御部９に入力し映像データの読出し
のタイミングの制御等に供する。なお、アップダウンカ
ウンタ17はカウント終了にてリセットする。
で、位相比較器11よりの信号を入力し、アップダウン
カウンタ17を制御するためのイネーブル信号を生成す
る。17はアップダウンカウンタで、位相比較器12より入
力される信号が正極性の場合にアップカウント動作
に、信号が負極性の場合にダウンカウント動作にそれ
ぞれ切換わり、図示しない原発振器（例えば、水晶振動
子を用いた発振器で、ＶＣＯ13とは別のもの）よりのク
ロックを、制御信号生成部16よりのイネーブル信号に
基づいてカウントする。18はレジスタで、アップダウン
カウンタ17よりのカウントデータを記録し、これを読出
し（19）、リード制御部９に入力し映像データの読出し
のタイミングの制御等に供する。なお、アップダウンカ
ウンタ17はカウント終了にてリセットする。
【００１１】次に、本発明による位相情報検出回路の動
作を説明する。ライトクロック生成部５およびリードク
ロック生成部７はそれぞれは同期分離回路４よりのＨＤ
と位相の一致したクロックを生成し、ライトクロックは
Ａ／Ｄ変換部１およびライト制御部６に供給し、リード
クロックはリード制御部９に供給する。被処理映像信号
はＡ／Ｄ変換部１に入力し、ライトクロック生成部５よ
りのクロックでサンプリングし、ディジタルの映像デー
タに変換し、メモリ２に入力し、ライト制御部６よりの
クロックにより書込みを行い、リード制御部９よりのク
ロックで映像データの読出しを行う。リード制御部９
は、リードクロック生成部７よりのクロックと、位相情
報検出部８よりの位相情報、すなわちリードクロック生
成部７よりのクロックのＨＤに対する位相差の情報、お
よび進みであるか遅れであるかの情報に基づいてメモリ
データの読出しのタイミングを制御し、正常なディジタ
ル処理を行い、表示装置３に入力したとき画面にゆがみ
等の生じない映像を表示するようにする。
作を説明する。ライトクロック生成部５およびリードク
ロック生成部７はそれぞれは同期分離回路４よりのＨＤ
と位相の一致したクロックを生成し、ライトクロックは
Ａ／Ｄ変換部１およびライト制御部６に供給し、リード
クロックはリード制御部９に供給する。被処理映像信号
はＡ／Ｄ変換部１に入力し、ライトクロック生成部５よ
りのクロックでサンプリングし、ディジタルの映像デー
タに変換し、メモリ２に入力し、ライト制御部６よりの
クロックにより書込みを行い、リード制御部９よりのク
ロックで映像データの読出しを行う。リード制御部９
は、リードクロック生成部７よりのクロックと、位相情
報検出部８よりの位相情報、すなわちリードクロック生
成部７よりのクロックのＨＤに対する位相差の情報、お
よび進みであるか遅れであるかの情報に基づいてメモリ
データの読出しのタイミングを制御し、正常なディジタ
ル処理を行い、表示装置３に入力したとき画面にゆがみ
等の生じない映像を表示するようにする。
【００１２】リードクロック生成回路７はＰＬＬ回路で
構成し、ＶＣＯ13で所要周波数のクロック14を発振し、
分周器15により被処理映像信号のＨＤ（基準信号）の周
波数に分周し、この信号を位相比較器１に入力し、同
期分離回路４で分離された被処理映像信号のＨＤと位
相を比較する。ＨＤと信号の位相に差がある場合、
位相比較器11の出力信号は図３に示すの波形となる。
すなわち、信号は、ＶＣＯ13のクロック14を分周した
信号がＨＤより遅れている場合は位相差の幅の正極
性のパルス波形（正）となり、信号がＨＤより進ん
でいる場合は位相差の幅の負極性のパルス波形（負）と
なる。パルスの幅は２つの信号の位相差に対応する。こ
れらのパルス波形の信号はＬＰＦ12に入力し、直流成
分を取出し、ＶＣＯ13に印加して発振周波数を制御し、
ＨＤと位相の同期したクロック14を生成し、リード制
御部９に供給する。
構成し、ＶＣＯ13で所要周波数のクロック14を発振し、
分周器15により被処理映像信号のＨＤ（基準信号）の周
波数に分周し、この信号を位相比較器１に入力し、同
期分離回路４で分離された被処理映像信号のＨＤと位
相を比較する。ＨＤと信号の位相に差がある場合、
位相比較器11の出力信号は図３に示すの波形となる。
すなわち、信号は、ＶＣＯ13のクロック14を分周した
信号がＨＤより遅れている場合は位相差の幅の正極
性のパルス波形（正）となり、信号がＨＤより進ん
でいる場合は位相差の幅の負極性のパルス波形（負）と
なる。パルスの幅は２つの信号の位相差に対応する。こ
れらのパルス波形の信号はＬＰＦ12に入力し、直流成
分を取出し、ＶＣＯ13に印加して発振周波数を制御し、
ＨＤと位相の同期したクロック14を生成し、リード制
御部９に供給する。
【００１３】上記信号は制御信号生成部16およびアッ
プダウンカウンタ17に入力する。制御信号生成部16は、
例えば、信号の負極性のパルスを正極性に極性転換し
て信号とし、この信号をアップダウンカウンタ17の
イネーブル端子に入力する。アップダウンカウンタ17
は、例えば、信号の極性が正の場合はアップカウント
動作に切換わり、制御信号生成部16よりイネーブル端子
に信号の入力される期間、すなわち信号のパルス幅の
期間、図示しない原発振器よりのクロックをアップカウ
ントし、カウントデータを出力し、レジスタ18に記録
し、このカウント終了にてアップダウンカウンタ17をリ
セットし、レジスタ18より読出したデータ19をリード制
御部９に入力する。このときのデータ19は、クロック14
はＨＤより位相が遅れており、位相差は波形の
「正」の幅の時間であるというデータである。
プダウンカウンタ17に入力する。制御信号生成部16は、
例えば、信号の負極性のパルスを正極性に極性転換し
て信号とし、この信号をアップダウンカウンタ17の
イネーブル端子に入力する。アップダウンカウンタ17
は、例えば、信号の極性が正の場合はアップカウント
動作に切換わり、制御信号生成部16よりイネーブル端子
に信号の入力される期間、すなわち信号のパルス幅の
期間、図示しない原発振器よりのクロックをアップカウ
ントし、カウントデータを出力し、レジスタ18に記録
し、このカウント終了にてアップダウンカウンタ17をリ
セットし、レジスタ18より読出したデータ19をリード制
御部９に入力する。このときのデータ19は、クロック14
はＨＤより位相が遅れており、位相差は波形の
「正」の幅の時間であるというデータである。
【００１４】また、信号の極性が負の場合、この信号
によりアップダウンカウンタ17はダウンカウント動作に
切換わり、上記同様、制御信号生成部16よりイネーブル
端子に信号の入力される期間、すなわち信号のパルス
幅の期間、原発振器よりのクロックをダウンカウント
し、カウントデータを出力し、レジスタ18に記録し、こ
のカウント終了にてアップダウンカウンタ17をリセット
し、レジスタ18より読出したデータ19をリード制御部９
に入力する。この場合のデータ19は、クロック14はＨＤ
より位相が進んでおり、位相差は波形の「負」の幅
の時間であるというデータである。
によりアップダウンカウンタ17はダウンカウント動作に
切換わり、上記同様、制御信号生成部16よりイネーブル
端子に信号の入力される期間、すなわち信号のパルス
幅の期間、原発振器よりのクロックをダウンカウント
し、カウントデータを出力し、レジスタ18に記録し、こ
のカウント終了にてアップダウンカウンタ17をリセット
し、レジスタ18より読出したデータ19をリード制御部９
に入力する。この場合のデータ19は、クロック14はＨＤ
より位相が進んでおり、位相差は波形の「負」の幅
の時間であるというデータである。
【００１５】
【発明の効果】以上に説明したように、本発明による位
相情報検出回路によれば、被処理映像信号より分離した
ＨＤとＶＣＯで発振されるクロックの位相差の情報はデ
ィジタルデータで出力され、このデータには位相遅れ／
位相進みの情報が含まれているので、この情報でディジ
タル処理回路の信号処理のタイミングを制御することが
でき、かつ、Ａ／Ｄ変換手段を用いないので簡易な構成
で実施が可能であり、廉価に構成できるという利点を有
する。
相情報検出回路によれば、被処理映像信号より分離した
ＨＤとＶＣＯで発振されるクロックの位相差の情報はデ
ィジタルデータで出力され、このデータには位相遅れ／
位相進みの情報が含まれているので、この情報でディジ
タル処理回路の信号処理のタイミングを制御することが
でき、かつ、Ａ／Ｄ変換手段を用いないので簡易な構成
で実施が可能であり、廉価に構成できるという利点を有
する。
【図１】本発明による位相情報検出回路を用いたディジ
タル処理回路の一実施例の要部ブロック図である。
タル処理回路の一実施例の要部ブロック図である。
【図２】本発明による位相情報検出回路の一実施例の要
部ブロック図である。
部ブロック図である。
【図３】回路各部の波形の一例である。
１ Ａ／Ｄ変換部 ２ メモリ ４ 同期分離回路 ５ ライトクロック生成部 ６ ライト制御部 ７ リードクロック生成部 ８ 位相情報検出部 ９ リードクロック生成部 11 位相比較器 13 ＶＣＯ 15 分周器 16 制御信号生成部 17 アップダウンカウンタ 18 レジスタ 19 位相情報出力（ディジタルデータ）
Claims (5)
- 【請求項１】 位相比較器、電圧制御発振器および分周
器からなり、電圧制御発振器で発振したクロックを分周
器で所要の基準信号の周波数に分周し、前記基準信号と
共に位相比較器に入力し、位相比較器より位相差に応じ
て出力される信号を電圧制御発振器に印加し、基準信号
の位相と一致した位相のクロックを出力するように構成
したＰＬＬ回路に、前記位相比較器の出力信号を入力
し、正極性の期間を計数して位相遅れの情報を、負極性
の期間を計数して位相進みの情報をそれぞれ出力するカ
ウンタを設けてなる位相情報検出回路。 - 【請求項２】 前記カウンタは、前記位相比較器の出力
信号の正極性の期間をアップカウントし、負極性の期間
をダウンカウントするアップダウンカウンタで構成して
なる請求項１記載の位相情報検出回路。 - 【請求項３】 前記アップダウンカウンタは、前記位相
比較器の出力信号の正極性にてアップカウント動作に、
出力信号の負極性にてダウンカウント動作にそれぞれ切
換わるものでなる請求項２記載の位相情報検出回路。 - 【請求項４】 前記位相比較器の出力信号の負極性の期
間を正極性に極性転換する制御信号生成部を設け、制御
信号生成部よりの信号を前記アップダウンカウンタのイ
ネーブル端子に印加し、イネーブル信号に基づいて前記
位相比較器よりの信号をアップカウント若しくはダウン
カウントするようにした請求項２または請求項３記載の
位相情報検出回路。 - 【請求項５】 前記アップダウンカウンタの後段にレジ
スタを設け、アップダウンカウンタのカウント終了にて
カウントデータをレジスタに書込み、カウンタをリセッ
トし、レジスタより読出したデータを出力するようにし
た請求項２、請求項３または請求項４記載の位相情報検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260502A JPH09107285A (ja) | 1995-10-06 | 1995-10-06 | 位相情報検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7260502A JPH09107285A (ja) | 1995-10-06 | 1995-10-06 | 位相情報検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09107285A true JPH09107285A (ja) | 1997-04-22 |
Family
ID=17348865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7260502A Pending JPH09107285A (ja) | 1995-10-06 | 1995-10-06 | 位相情報検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09107285A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367754B1 (ko) * | 2001-01-29 | 2003-01-10 | (주)텔레필드 | 디지털 위상동기루프의 위상 검출기 |
| JP2003023691A (ja) * | 2001-07-11 | 2003-01-24 | Audio Technica Corp | コンデンサマイクロフォン |
-
1995
- 1995-10-06 JP JP7260502A patent/JPH09107285A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367754B1 (ko) * | 2001-01-29 | 2003-01-10 | (주)텔레필드 | 디지털 위상동기루프의 위상 검출기 |
| JP2003023691A (ja) * | 2001-07-11 | 2003-01-24 | Audio Technica Corp | コンデンサマイクロフォン |
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