JPH0418334B2 - - Google Patents
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- JPH0418334B2 JPH0418334B2 JP57077066A JP7706682A JPH0418334B2 JP H0418334 B2 JPH0418334 B2 JP H0418334B2 JP 57077066 A JP57077066 A JP 57077066A JP 7706682 A JP7706682 A JP 7706682A JP H0418334 B2 JPH0418334 B2 JP H0418334B2
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/504—Adding; Subtracting in bit-serial fashion, i.e. having a single digit-handling circuit treating all denominations after each other
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- G—PHYSICS
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は丸め演算機能を有するデイジタル加
算回路に関する。
算回路に関する。
デイジタル演算において、例えばトランスバー
サル型フイルタのように入力信号と重み係数の積
を逐次加算し、その加算結果をある語長に丸めて
出力する演算が必要になる。
サル型フイルタのように入力信号と重み係数の積
を逐次加算し、その加算結果をある語長に丸めて
出力する演算が必要になる。
上述の入力信号と重み係数の積を逐次加算する
演算機能を有する加算回路の基本構成を第１図に
示す。この加算回路は半加算器１１，１２、論理
和回路１３、１クロツクの遅延素子１４により構
成されている。半加算器１１，１２は２コの入力
を入力端子X11，Y11，X12，Y12に加えた場合に
これらの入力の排他論理和と論理積を出力端子
U11，V11，U12，V12から出力する論理機能を有
するもので、この半加算器１１，１２の入力を
Ｘ，Ｙとし、出力をＵ，Ｖとしたときの入力Ｘ，
Ｙと出力Ｕ，Ｖとの関係は Ｕ＝ＸＹ Ｖ＝Ｘ・Ｙ ……(1) で表わすことができる。ここでは排地論理
和、・は論理積を意味する論理演算記号である。
演算機能を有する加算回路の基本構成を第１図に
示す。この加算回路は半加算器１１，１２、論理
和回路１３、１クロツクの遅延素子１４により構
成されている。半加算器１１，１２は２コの入力
を入力端子X11，Y11，X12，Y12に加えた場合に
これらの入力の排他論理和と論理積を出力端子
U11，V11，U12，V12から出力する論理機能を有
するもので、この半加算器１１，１２の入力を
Ｘ，Ｙとし、出力をＵ，Ｖとしたときの入力Ｘ，
Ｙと出力Ｕ，Ｖとの関係は Ｕ＝ＸＹ Ｖ＝Ｘ・Ｙ ……(1) で表わすことができる。ここでは排地論理
和、・は論理積を意味する論理演算記号である。
第１図の回路において、いま半加算器１１の入
力端子X11，Y11に入力信号Ａ，Ｂを入力すると、
出力端子U11からＡＢの出力信号が、また出力
端子V11からＡ・Ｂの出力信号が出力される。こ
の半加算器１１の出力端子V11と半加算器１２の
出力端子V12より出力される信号を論理和回路１
３で演算して得られた出力信号をCnとすれば、
出力信号Cnは遅延素子１４により１クロツク遅
延されて半加算器１２の入力端子X12にキヤーリ
信号Cn-1として帰還される。
力端子X11，Y11に入力信号Ａ，Ｂを入力すると、
出力端子U11からＡＢの出力信号が、また出力
端子V11からＡ・Ｂの出力信号が出力される。こ
の半加算器１１の出力端子V11と半加算器１２の
出力端子V12より出力される信号を論理和回路１
３で演算して得られた出力信号をCnとすれば、
出力信号Cnは遅延素子１４により１クロツク遅
延されて半加算器１２の入力端子X12にキヤーリ
信号Cn-1として帰還される。
そして、論理和回路１３には半加算器１１の出
力端子V11から出力信号Ａ・Ｂが半加算器１２の
出力端子12から出力信号Ａ・Cn-1Ｂ・Cn-1が入
力されるため、論理和回路１３の出力端子から Cn＝Ａ・Ｂ＋Ａ・Cn-1＋Ｂ・Cn-1 ……(2) の出力信号が出力される。ここで＋は論理和を意
味する論理演算記号である。この加算回路の出力
は半加算器１２の出力端子U12よりS′の出力信号
として出力される。出力信号S′はキヤリー信号
Cn-1と出力端子U11の出力信号ＡＢとの排地論
理和となり、 S′＝ＡＢCn-1 ……(3) によつて記述することができる。
力端子V11から出力信号Ａ・Ｂが半加算器１２の
出力端子12から出力信号Ａ・Cn-1Ｂ・Cn-1が入
力されるため、論理和回路１３の出力端子から Cn＝Ａ・Ｂ＋Ａ・Cn-1＋Ｂ・Cn-1 ……(2) の出力信号が出力される。ここで＋は論理和を意
味する論理演算記号である。この加算回路の出力
は半加算器１２の出力端子U12よりS′の出力信号
として出力される。出力信号S′はキヤリー信号
Cn-1と出力端子U11の出力信号ＡＢとの排地論
理和となり、 S′＝ＡＢCn-1 ……(3) によつて記述することができる。
次に、第２図により逐次加算の結果をある語長
に丸めて出力する丸め回路の基本構成を説明す
る。この丸め回路は半加算器２１、論理積回路２
２，２３遅延素子２４，２５、論理和回路２６に
より構成されている。半加算器２１の入力端子
X21には、論理積回路２２においてゲート信号
GRAにより、語長Ｐビツトの丸め回路の入力信号
S′の下位（Ｐ−ｑ）ビツトがマスクされた信号
S1′が入力される。入力端子Y21には論理積回路２
３においてゲート信号GRBにより、入力信号
S1′の下位（Ｐ−ｑ−１）ビツトと上位ｑビツト
がマスクされた信号S2′と、半加算器２１の出力
端子V21のキヤリー出力信号Cnがそれぞれ遅延素
子２４，２５を介して論理和回路２６により演算
されたキヤリー信号Cn-1が入力される。これに
より、丸め回路の出力信号Ｓは半加算器２１の出
力端子U21より出力され、 Ｓ＝S1′Cn-1 で表わすことができる。出力信号Ｓは入力信号
S′の（Ｐ−ｑ）ビツト目が“０捨１入”された語
長ｑビツトの信号である。ここでキヤリー出力信
号Cnは Cn＝S1′・Cn-1 で表わすことができる。
に丸めて出力する丸め回路の基本構成を説明す
る。この丸め回路は半加算器２１、論理積回路２
２，２３遅延素子２４，２５、論理和回路２６に
より構成されている。半加算器２１の入力端子
X21には、論理積回路２２においてゲート信号
GRAにより、語長Ｐビツトの丸め回路の入力信号
S′の下位（Ｐ−ｑ）ビツトがマスクされた信号
S1′が入力される。入力端子Y21には論理積回路２
３においてゲート信号GRBにより、入力信号
S1′の下位（Ｐ−ｑ−１）ビツトと上位ｑビツト
がマスクされた信号S2′と、半加算器２１の出力
端子V21のキヤリー出力信号Cnがそれぞれ遅延素
子２４，２５を介して論理和回路２６により演算
されたキヤリー信号Cn-1が入力される。これに
より、丸め回路の出力信号Ｓは半加算器２１の出
力端子U21より出力され、 Ｓ＝S1′Cn-1 で表わすことができる。出力信号Ｓは入力信号
S′の（Ｐ−ｑ）ビツト目が“０捨１入”された語
長ｑビツトの信号である。ここでキヤリー出力信
号Cnは Cn＝S1′・Cn-1 で表わすことができる。
このように加算回路と丸め回路は、一般に別個
に構成されているのでLSIのように多数の加算回
路および丸め回路を含む場合には、これが全体の
構成に影響して複雑化することを避けることがで
きない。
に構成されているのでLSIのように多数の加算回
路および丸め回路を含む場合には、これが全体の
構成に影響して複雑化することを避けることがで
きない。
上述のように、加算回路と丸め回路は基本的に
は半加算器によつて構成されているため、２つの
演算が同時に成されることがなければ半加算器を
共用して加算と丸め演算が可能である。
は半加算器によつて構成されているため、２つの
演算が同時に成されることがなければ半加算器を
共用して加算と丸め演算が可能である。
この発明は上記の事情に着目してなされたもの
で、加算と丸めの二つの演算が可能であり、多数
用いる場合にも全体の構成を簡略化し得るデイジ
タル加算回路を提供することを目的とする。
で、加算と丸めの二つの演算が可能であり、多数
用いる場合にも全体の構成を簡略化し得るデイジ
タル加算回路を提供することを目的とする。
この発明は、デイジタル加算回路を第１および
第２の半加算器、第１および第２の論理積回路、
論理和回路および遅延素子によつて構成し、半加
算器を含むこれらの構成要素を加算の演算の場合
と丸めの演算の場合に共用したものである。
第２の半加算器、第１および第２の論理積回路、
論理和回路および遅延素子によつて構成し、半加
算器を含むこれらの構成要素を加算の演算の場合
と丸めの演算の場合に共用したものである。
すなわち、この発明は加算モードと該加算モー
ドでの加算出力信号S′の語長Ｐをｑ＜Ｐなる所定
の語長ｑに丸める丸め演算モードを有するデイジ
タル加算回路において、加算モードにおいて被加
算入力が与えられ、丸め演算モードにおいて常時
ローレベルが与えられる入力信号Ａと、前記加算
出力信号S′とを受け、排他論理和出力および論理
積出力を発生する第１の半加算器３１と、この第
１の半加算器３１からの排他論理和出力とキヤリ
ー入力信号Cn-1を受けて排他論理和出力および
論理積出力を発生し、加算モードにおいて排他論
理和出力として前記加算出力信号S′を得る第２の
半加算器３２と、前記加算出力信号S′と、加算モ
ードにおいて常時ローレベルとなり、丸め演算モ
ードにおいて前記加算出力信号S′の（Ｐ−ｑ＋
１）〜ｐビツト目でハイレベル、他の期間にロー
レベルとなる第１のゲート信号GRAとを入力とす
る第１の論理積回路３４と、この第１の論理積回
路３４の出力と前記第１および第２の半加算器３
１，３２からの論理積出力を入力としてキヤリー
出力信号Cnを発生する論理和回路３５と、この
論理和回路３４からのキヤリー出力信号を遅延し
て前記キヤリー入力信号Cn-1を得る遅延素子３
６と、前記加算出力信号S′と、丸め演算モードに
おいて前記加算出力信号S′の（Ｐ−ｑ）ビツト目
でハイレベル、他の期間でローレベルとなる第２
のゲート信号GRBとを入力として丸め出力信号Ｓ
を発生する第２の論理積回路３３とを具備したこ
とを特徴とする。
ドでの加算出力信号S′の語長Ｐをｑ＜Ｐなる所定
の語長ｑに丸める丸め演算モードを有するデイジ
タル加算回路において、加算モードにおいて被加
算入力が与えられ、丸め演算モードにおいて常時
ローレベルが与えられる入力信号Ａと、前記加算
出力信号S′とを受け、排他論理和出力および論理
積出力を発生する第１の半加算器３１と、この第
１の半加算器３１からの排他論理和出力とキヤリ
ー入力信号Cn-1を受けて排他論理和出力および
論理積出力を発生し、加算モードにおいて排他論
理和出力として前記加算出力信号S′を得る第２の
半加算器３２と、前記加算出力信号S′と、加算モ
ードにおいて常時ローレベルとなり、丸め演算モ
ードにおいて前記加算出力信号S′の（Ｐ−ｑ＋
１）〜ｐビツト目でハイレベル、他の期間にロー
レベルとなる第１のゲート信号GRAとを入力とす
る第１の論理積回路３４と、この第１の論理積回
路３４の出力と前記第１および第２の半加算器３
１，３２からの論理積出力を入力としてキヤリー
出力信号Cnを発生する論理和回路３５と、この
論理和回路３４からのキヤリー出力信号を遅延し
て前記キヤリー入力信号Cn-1を得る遅延素子３
６と、前記加算出力信号S′と、丸め演算モードに
おいて前記加算出力信号S′の（Ｐ−ｑ）ビツト目
でハイレベル、他の期間でローレベルとなる第２
のゲート信号GRBとを入力として丸め出力信号Ｓ
を発生する第２の論理積回路３３とを具備したこ
とを特徴とする。
この発明によれば加算と丸めの二つの演算を１
個の比較的簡単な構成で実現できるので、特に
LSIのようにこのような回路を多数必要とする場
合に有利であり、全体としての簡略化並びに低価
格化を計ることができる。
個の比較的簡単な構成で実現できるので、特に
LSIのようにこのような回路を多数必要とする場
合に有利であり、全体としての簡略化並びに低価
格化を計ることができる。
以下、図面を参照してこの発明の一実施例を説
明する。第３図はこの発明を蓄積加算回路に通用
した場合を示すものである。図に示すように第１
および第２の半加算器３１，３２、２入力の第１
および第２の論理積回路３３，３４、３入力の論
理和回路３５、１クロツクの遅延素子３６、メモ
リ３７によつて構成されている。入力信号Ａおよ
びメモリ３７の出力信号Ｂは第１の半加算器３１
の入力端子X31，Y31に入力される。その排他論
理和出力は出力端子U31から半加算器３２の入力
端子Y32に入力され、また論理積出力は出力端子
V31から論理和回路３５の入力端子３５ｂに入力
される。
明する。第３図はこの発明を蓄積加算回路に通用
した場合を示すものである。図に示すように第１
および第２の半加算器３１，３２、２入力の第１
および第２の論理積回路３３，３４、３入力の論
理和回路３５、１クロツクの遅延素子３６、メモ
リ３７によつて構成されている。入力信号Ａおよ
びメモリ３７の出力信号Ｂは第１の半加算器３１
の入力端子X31，Y31に入力される。その排他論
理和出力は出力端子U31から半加算器３２の入力
端子Y32に入力され、また論理積出力は出力端子
V31から論理和回路３５の入力端子３５ｂに入力
される。
一方、論理積回路３４の入力端子３４ａ，３４
ｂに入力信号Ｂと第２のゲート信号GRBを入力さ
せ、その出力信号B2′は論理和回路３５の入力端
子３５ｃに入力される。この論理和回路３５から
キヤリー出力信号Cnが出力され遅延素子３６で
１クロツク遅延されて第２の半加算器３２の入力
端子X32にキヤリー入力信号Cn-1となつて帰還さ
れる。半加算器３２の出力端子U32から出力信号
S′がメモリ３７に入力され、その出力信号は論理
積回路３３の入力端子３３ａに入力される。この
とき、論理積回路３３の入力端子３３ｂに第１の
ゲート信号GRAが入力され、論理積回路３３から
出力信号Ｓが出力される。半加算器３２の出力端
子V32の出力信号が論理和回路３５の入力端子３
５ａに入力される。
ｂに入力信号Ｂと第２のゲート信号GRBを入力さ
せ、その出力信号B2′は論理和回路３５の入力端
子３５ｃに入力される。この論理和回路３５から
キヤリー出力信号Cnが出力され遅延素子３６で
１クロツク遅延されて第２の半加算器３２の入力
端子X32にキヤリー入力信号Cn-1となつて帰還さ
れる。半加算器３２の出力端子U32から出力信号
S′がメモリ３７に入力され、その出力信号は論理
積回路３３の入力端子３３ａに入力される。この
とき、論理積回路３３の入力端子３３ｂに第１の
ゲート信号GRAが入力され、論理積回路３３から
出力信号Ｓが出力される。半加算器３２の出力端
子V32の出力信号が論理和回路３５の入力端子３
５ａに入力される。
加算動作例えば入力信号ＡをＮ回路逐次加算す
る場合、ゲート信号GRBは“Ｌ”となるので、図
中破線で囲んだ部分は第１図を動作と同じにな
る。したがつて、加算出力信号S′およびキヤリー
出力信号Cnは上述と同様に第(2)式 Cn＝Ａ・Ｂ＋Ａ・Cn-1＋Ｂ・Cn-1 ……(2) によつて記述することができる。この回路の出力
は半加算器３２の出力端子U32よりS′の出力信号
として出力される。出力信号S′はキヤリー信号
Cn-1と、半加算器３１の出力端子U31の出力信号
ＡＢの排他論理和として上述と同様に第(3)式
S′＝ＡＢCn-1 ……(3) によつて記述することができる。このようにして
加算の演算を行なうことができる。
る場合、ゲート信号GRBは“Ｌ”となるので、図
中破線で囲んだ部分は第１図を動作と同じにな
る。したがつて、加算出力信号S′およびキヤリー
出力信号Cnは上述と同様に第(2)式 Cn＝Ａ・Ｂ＋Ａ・Cn-1＋Ｂ・Cn-1 ……(2) によつて記述することができる。この回路の出力
は半加算器３２の出力端子U32よりS′の出力信号
として出力される。出力信号S′はキヤリー信号
Cn-1と、半加算器３１の出力端子U31の出力信号
ＡＢの排他論理和として上述と同様に第(3)式
S′＝ＡＢCn-1 ……(3) によつて記述することができる。このようにして
加算の演算を行なうことができる。
一方、丸め動作例えば語長Ｐビツトの逐次加算
結果S′を語長ｑビツトのＳに丸める場合、入力信
号Ａは“Ｌ”となり、またゲート信号GRAは（Ｐ
−ｑ＋１）〜Ｐビツト目で“Ｈ”、その他で“Ｌ”
となり、さらにゲート信号GRBは（Ｐ−ｑ）ビツ
ト目“Ｈ”、その他で“Ｌ”となる。このとき、
語長Ｐビツトの信号Ｂの下位１〜（Ｐ−ｑ−１）
ビツトの部分をB3′、（Ｐ−ｑ）ビツトの部分を
B2′、上位（Ｐ−ｑ＋１）〜Ｐビツトの部分を
B1′とすると、丸め回路の出力は次のようになる。
結果S′を語長ｑビツトのＳに丸める場合、入力信
号Ａは“Ｌ”となり、またゲート信号GRAは（Ｐ
−ｑ＋１）〜Ｐビツト目で“Ｈ”、その他で“Ｌ”
となり、さらにゲート信号GRBは（Ｐ−ｑ）ビツ
ト目“Ｈ”、その他で“Ｌ”となる。このとき、
語長Ｐビツトの信号Ｂの下位１〜（Ｐ−ｑ−１）
ビツトの部分をB3′、（Ｐ−ｑ）ビツトの部分を
B2′、上位（Ｐ−ｑ＋１）〜Ｐビツトの部分を
B1′とすると、丸め回路の出力は次のようになる。
() １≦ｎ＜Ｐ−ｑのとき、論理積回路３４の
出力は“Ｌ”、半加算器３２の出力端子V32の
出力Ｖ＝B3′・Cn-1も“Ｌ”（C0は“Ｌ”であ
る）となるため、丸め出力信号S′は入力信号
B3′がそのまま出力される。
出力は“Ｌ”、半加算器３２の出力端子V32の
出力Ｖ＝B3′・Cn-1も“Ｌ”（C0は“Ｌ”であ
る）となるため、丸め出力信号S′は入力信号
B3′がそのまま出力される。
() ｎ＝Ｐ−ｑのとき、論理積回路３４の出力
はB2′、キヤリー入力信号Cn-1は１ビツト前の
キヤリー出力信号Cnが“Ｌ”となるため、丸
め出力信号S′は入力信号B2′に等しく、またキ
ヤリー出力信号CnもB2′に等しくなる。
はB2′、キヤリー入力信号Cn-1は１ビツト前の
キヤリー出力信号Cnが“Ｌ”となるため、丸
め出力信号S′は入力信号B2′に等しく、またキ
ヤリー出力信号CnもB2′に等しくなる。
() Ｐ−ｑ＜ｎ≦Ｐのとき、丸め出力信号S′は
１ビツト前の入力信号B2′が“Ｌ”であれば入
力信号B1′に等しくなり、入力信号B2′が“Ｈ”
であれば入力信号B1′のLSBに“１”が加算さ
れた信号となる。そして丸め信号S′のうち下位
（Ｐ−ｑ）ビツトの部分（B3′とB2′）はゲート
信号GRAによつてマスクされて、上位ｑビツト
の部分B1′が丸め出力信号Ｓとして出力される。
１ビツト前の入力信号B2′が“Ｌ”であれば入
力信号B1′に等しくなり、入力信号B2′が“Ｈ”
であれば入力信号B1′のLSBに“１”が加算さ
れた信号となる。そして丸め信号S′のうち下位
（Ｐ−ｑ）ビツトの部分（B3′とB2′）はゲート
信号GRAによつてマスクされて、上位ｑビツト
の部分B1′が丸め出力信号Ｓとして出力される。
したがつて、このような構成によれば２つの演
算が同時に成されることがなければ、加算回路を
構成する半加算器等を共用して加算回路に丸め演
算機能を付加することができるので、構成を簡略
化しかつ低価格化を計ることができる。
算が同時に成されることがなければ、加算回路を
構成する半加算器等を共用して加算回路に丸め演
算機能を付加することができるので、構成を簡略
化しかつ低価格化を計ることができる。
第４図は上記実施例を一層具体化した構成を示
すもので、３入力の論理積回路４１〜４４、４入
力の論理積回路４５，５０、２入力の論理積回路
４６〜４９、２入力の論理積回路５１、１クロツ
クの遅延素子５２、否定回路５３〜５５によつて
構成されている。論理積回路４１には入力信号
Ａ，Ｂおよびキヤリー信号Cn-1が、４２には入
力信号Ａ、否定回路５５の出力信号および否定
回路５３の出力信号-1が、４３には否定回路
５４の出力信号、入力信号Ｂおよび否定回路５
３の出力信号-1が、４４には否定回路５４の
出力信号、否定回路５５の出力信号およびキ
ヤリー信号Cn-1が入力される。これらの論理積
回路４１〜４４の出力信号は２入力の論理積回路
５１の一方の入力端子に入力される。この論理積
回路５１の他方の入力端子にゲート信号GRAが入
力され、出力端子から出力信号Ｓが出力される。
すもので、３入力の論理積回路４１〜４４、４入
力の論理積回路４５，５０、２入力の論理積回路
４６〜４９、２入力の論理積回路５１、１クロツ
クの遅延素子５２、否定回路５３〜５５によつて
構成されている。論理積回路４１には入力信号
Ａ，Ｂおよびキヤリー信号Cn-1が、４２には入
力信号Ａ、否定回路５５の出力信号および否定
回路５３の出力信号-1が、４３には否定回路
５４の出力信号、入力信号Ｂおよび否定回路５
３の出力信号-1が、４４には否定回路５４の
出力信号、否定回路５５の出力信号およびキ
ヤリー信号Cn-1が入力される。これらの論理積
回路４１〜４４の出力信号は２入力の論理積回路
５１の一方の入力端子に入力される。この論理積
回路５１の他方の入力端子にゲート信号GRAが入
力され、出力端子から出力信号Ｓが出力される。
一方、論理積回路４６には入力信号Ａ，Ｂが、
４７には入力信号Ａ、キヤリー信号Cn-1が、４
８には入力信号Ｂ、キヤリー信号Cn-1が、４９
には入力信号Ｂ、ゲート信号GRB、ゲート信号
GRBが入力される。これらの論理積回路４６〜４
９は入力の論理積回路５０に入力され、その出力
信号は遅延素子５２によつて１クロツク遅延され
てキヤリー入力信号Cn-1になり、上述したよう
に論理積回路４１，４４，４７，４８に入力され
る。一方キヤリー入力信号Cn-1は否定回路５３
により反転されて論理積回路４２，４３に入力さ
れる。
４７には入力信号Ａ、キヤリー信号Cn-1が、４
８には入力信号Ｂ、キヤリー信号Cn-1が、４９
には入力信号Ｂ、ゲート信号GRB、ゲート信号
GRBが入力される。これらの論理積回路４６〜４
９は入力の論理積回路５０に入力され、その出力
信号は遅延素子５２によつて１クロツク遅延され
てキヤリー入力信号Cn-1になり、上述したよう
に論理積回路４１，４４，４７，４８に入力され
る。一方キヤリー入力信号Cn-1は否定回路５３
により反転されて論理積回路４２，４３に入力さ
れる。
以上の構成により、この加算回路は加算演算お
よび丸め演算動作が第３図と同様に行なうことが
できる。
よび丸め演算動作が第３図と同様に行なうことが
できる。
次に第５図は第３図の実施例を一層具体化した
他の構成を示すもので、２入力の論理積回路６１
〜６３，６６〜６８、３入力の負論理積回路６
４、４入力の負論理和回路６５、３入力の負論理
和回路７０、２入力の負論理積回路６９，７１，
７３、１クロツクの遅延素子７２よつて構成され
ている。
他の構成を示すもので、２入力の論理積回路６１
〜６３，６６〜６８、３入力の負論理積回路６
４、４入力の負論理和回路６５、３入力の負論理
和回路７０、２入力の負論理積回路６９，７１，
７３、１クロツクの遅延素子７２よつて構成され
ている。
論理積回路６１〜６３のそれぞれの一方の入力
端子には入力信号Ａ，Ｂ、キヤリー入力信号
Cn-1が入力され、他方の入力端子には論理和回
路７０の出力信号Cn′が共通に入力される。論理
積回路６４の入力端子には入力信号Ａ，Ｂおよび
キヤリー入力信号Cn-1が、６６には入力信号Ａ，
Ｂが、６７には入力信号Ａ、キヤリー信号Cn-1
が、６８には入力信号Ｂ、キヤリー信号Cn-1が
入力される。負論理和回路６９の入力端子にはゲ
ート信号GRBと入力信号Ｂが入力される。また負
論理和回路６５の入力端子には論理積回路６１〜
６４の出力信号が入力される。そして、負論理和
回路６５の出力信号とゲート信号GRAは負論理積
回路７３に入力され、その出力が出力信号Ｓとな
る。
端子には入力信号Ａ，Ｂ、キヤリー入力信号
Cn-1が入力され、他方の入力端子には論理和回
路７０の出力信号Cn′が共通に入力される。論理
積回路６４の入力端子には入力信号Ａ，Ｂおよび
キヤリー入力信号Cn-1が、６６には入力信号Ａ，
Ｂが、６７には入力信号Ａ、キヤリー信号Cn-1
が、６８には入力信号Ｂ、キヤリー信号Cn-1が
入力される。負論理和回路６９の入力端子にはゲ
ート信号GRBと入力信号Ｂが入力される。また負
論理和回路６５の入力端子には論理積回路６１〜
６４の出力信号が入力される。そして、負論理和
回路６５の出力信号とゲート信号GRAは負論理積
回路７３に入力され、その出力が出力信号Ｓとな
る。
負論理割回路７０の入力端子には論理積回路６
６〜６８の各出力信号が入力される。この負論理
和回路７０の出力信号と負論理積回路６９と出力
信号が負論理積回路７１に入力され、その出力が
遅延素子７２によつて１クロツク遅延されてキヤ
リー入力信号Cn-1となる。
６〜６８の各出力信号が入力される。この負論理
和回路７０の出力信号と負論理積回路６９と出力
信号が負論理積回路７１に入力され、その出力が
遅延素子７２によつて１クロツク遅延されてキヤ
リー入力信号Cn-1となる。
以上の構成により、加算回路は加算演算および
丸め演算動作が第３図の場合と同様に行なうこと
ができる。
丸め演算動作が第３図の場合と同様に行なうこと
ができる。
なお、この発明は上記実施例に限定されるもの
ではなく。要旨を変更しない範囲において種々変
形して実施することができる。
ではなく。要旨を変更しない範囲において種々変
形して実施することができる。
第１図は従来の加算回路の基本的な構成を示す
回路図、第２図は従来の丸め回路の基本的な構成
を示す回路図、第３図はこの発明の一実施例を示
す回路図、第４図または第５図はこの実施例を一
層具体化した構成を示す回路図である。 １１，１２……半加算器、１３……論理和ゲー
ト、１４……１クロツクの遅延素子、X11，Y11，
X12，Y12……入力端子、U11，V11，U12，V12…
…出力端子、Ａ，Ｂ……入力信号、Cn，S′……
出力信号、Cn-1……キヤリー信号、S1′……入力
信号、２１……半加算器、２２，２３……論理積
回路、２４，２５……遅延素子、２６……論理和
回路、GRA，GRB……ゲート信号、X21，Y21…
…入力端子、U21，V21……出力端子、Ｓ……出
力信号、３１，３２……半加算器、３３，３４…
…２入力の論理積ゲート、３５……３入力の論理
和回路、３３ａ，３３ｂ，３４ａ，３４ｂ，３５
ａ〜３５ｃ……入力端子、３６……１クロツクの
遅延素子、３７……メモリ、X31，Y31，X32，
Y32……入力端子、U31，V31，U32，V32……出力
端子、４４′〜４４……３入力の論理積回路、４
５，５０……４入力の論理和回路、４６〜４９，
５１……２入力の論理積回路、５２……１クロツ
クの遅延素子、５３〜５５……否定回路、Cn-1，
Ａ，……出力信号、６１〜６３，６６〜６８…
…２入力の論理積回路、６４……３入力の論理積
回路、６５……４入力の負論理積回路、６９，７
１，７３……２入力の負論理積回路、７０……３
入力の負論理和回路、７２……１クロツクの遅延
素子。
回路図、第２図は従来の丸め回路の基本的な構成
を示す回路図、第３図はこの発明の一実施例を示
す回路図、第４図または第５図はこの実施例を一
層具体化した構成を示す回路図である。 １１，１２……半加算器、１３……論理和ゲー
ト、１４……１クロツクの遅延素子、X11，Y11，
X12，Y12……入力端子、U11，V11，U12，V12…
…出力端子、Ａ，Ｂ……入力信号、Cn，S′……
出力信号、Cn-1……キヤリー信号、S1′……入力
信号、２１……半加算器、２２，２３……論理積
回路、２４，２５……遅延素子、２６……論理和
回路、GRA，GRB……ゲート信号、X21，Y21…
…入力端子、U21，V21……出力端子、Ｓ……出
力信号、３１，３２……半加算器、３３，３４…
…２入力の論理積ゲート、３５……３入力の論理
和回路、３３ａ，３３ｂ，３４ａ，３４ｂ，３５
ａ〜３５ｃ……入力端子、３６……１クロツクの
遅延素子、３７……メモリ、X31，Y31，X32，
Y32……入力端子、U31，V31，U32，V32……出力
端子、４４′〜４４……３入力の論理積回路、４
５，５０……４入力の論理和回路、４６〜４９，
５１……２入力の論理積回路、５２……１クロツ
クの遅延素子、５３〜５５……否定回路、Cn-1，
Ａ，……出力信号、６１〜６３，６６〜６８…
…２入力の論理積回路、６４……３入力の論理積
回路、６５……４入力の負論理積回路、６９，７
１，７３……２入力の負論理積回路、７０……３
入力の負論理和回路、７２……１クロツクの遅延
素子。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を逐次加算する加算モードと該加算
モードでの加算出力信号の語長Ｐをｑ＜Ｐなる所
定の語長ｑに丸める丸め演算モードを有するデイ
ジタル加算回路において、 加算モードにおいて被加算入力が与えられ、丸
め演算モードにおいて常時ローレベルが与えられ
る入力信号と、前記加算出力信号とを受け、排他
論理和出力および論理積出力を発生する第１の半
加算器と、 この第１の半加算器からの排他論理和出力とキ
ヤリー入力信号を受けて排他論理和出力および論
理積出力を発生し、加算モードにおいて排他論理
和出力として前記加算出力信号を得る第２の半加
算器と、 前記加算出力信号と、加算モードにおいて常時
ローレベルとなり、丸め演算モードにおいて前記
加算出力信号の（Ｐ−ｑ＋１）〜Ｐビツト目でハ
イレベル、他の期間にローレベルとなる第１のゲ
ート信号とを入力とする第１の論理積回路と、 この第１の論理積回路の出力と前記第１および
第２の半加算器からの論理積出力を入力としてキ
ヤリー出力信号を発生する論理和回路と、 この論理和回路からのキヤリー出力信号を遅延
して前記キヤリー入力信号を得る遅延素子と、 前記加算出力信号と、丸め演算モードにおいて
前記加算出力信号の（Ｐ−ｑ）ビツト目でハイレ
ベル、他の期間でローレベルとなる第２のゲート
信号とを入力として丸め出力信号を発生する第２
の論理積回路と を具備したことを特徴とするデイジタル加算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077066A JPS58195250A (ja) | 1982-05-08 | 1982-05-08 | デイジタル加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57077066A JPS58195250A (ja) | 1982-05-08 | 1982-05-08 | デイジタル加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58195250A JPS58195250A (ja) | 1983-11-14 |
| JPH0418334B2 true JPH0418334B2 (ja) | 1992-03-27 |
Family
ID=13623416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57077066A Granted JPS58195250A (ja) | 1982-05-08 | 1982-05-08 | デイジタル加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195250A (ja) |
-
1982
- 1982-05-08 JP JP57077066A patent/JPS58195250A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58195250A (ja) | 1983-11-14 |
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