JPH04184278A

JPH04184278A - Ｉｃ試験装置

Info

Publication number: JPH04184278A
Application number: JP2312739A
Authority: JP
Inventors: Katsu Isobe; 磯部　克
Original assignee: Hitachi Electronics Engineering Co Ltd
Current assignee: Hitachi High Tech Corp
Priority date: 1990-11-20
Filing date: 1990-11-20
Publication date: 1992-07-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、ＩＣ（集積回路）の電気的特性を検査するた
めのＩＣ試験装置に関し、特に被測定ＩＣのタイミング
測定を正確に行うことのできるＩＣ試験装置に関する。

〔従来の技術〕

性能や品質の保証されたＩＣを最終製品として出荷する
ためには、１１！造部門、検査部門の各工程で■Ｃ１！
！品の全部又は一部を抜き取り、その電気的特性を検査
する必要がある。ＩＣ試験装置はこのような電気的特性
を検査する装置である。

ＩＣ試験装置は、被測定ＩＣに所定の試験用パターンデ
ータを与え、それによる被測定ＩＣの出力データを読み
取り、被測定ＩＣの基本的動作及び機能に問題が無いか
どうかを被測定ＩＣの出力データから不良情報を解析し
、電気的特性を検査している。

特に、論理回路等を内蔵する被測定ＩＣを試験する場合
には、入力信号に対して被測定ＩＣから出力される信号
の立上り及び立下りのタイミングが重要となる。そこで
、従来は被測定ＩＣがテストスペックに規定されている
セットアツプ時間（信号か立上るまでの許容時間）内に
立上るかどうかのタイミングを測定していた。

従来のＩＣ試験装置で行っていたタイミング測定方法を
第５図を用いて説明する。

テスタ′部１は主に制御手段１１と試験信号発生手段１
２から構成される。テスタ部１の中で実際に被測定ＩＣ
２との間で信号のやりとりを行うのは、ドライバやコン
パレータ等であるが、本明細書中では、ドライバやコン
パレータ等は省略し、信号波形１３にそれらの波形（信
号Ａ、Ｂ、Ｃ）を示して説明する。

被測定ＩＣ２は論理回路２１を内蔵しており、試験信号
発生手段１２の発生した信号波形１３の信号Ａを入力し
、信号Ｂを出力する。

テスタ部１と被測定ＩＣ２との間は、被測定工Ｃ２の全
入出力端子数ｍに対応する複数本（ｍ本）の同軸ケーブ
ル等から成る信号線によって接続され、各種信号の伝送
を行なうようになっている。

本図では被測定ＩＣ２を１個だけ図示しているが、実際
には複数個の被測定ＩＣ２がテスタ部１に接続されてい
る。例えば、入出力端子数が２８本の被測定ＩＣ２を１
０個接続する場合は、全体で２８０本のケーブルを介し
て接続されることとなる。

制御手段１１はＩＣ試験装四全体の制御、運用及び管理
等を行うものであり、マイクロプロセッサ構成になって
いる。従って、図示していないが、システムプログラム
を格納するＲＯＭや各種データ等を格納するＲＡＭ等を
有して構成される。

制御手段１１は、試験信号発生手段１２に対す°る種々
の制御やアンド回路１４からの論理積出力に応じて種々
のデータ処理などを行う。

試験信号発生手段１２は所定のテストパターンデータを
ドライバ及びコンパレータ等に出力する。

信号波形１３の信号Ａはドライバによって被測定ＩＣ２
に印加される信号であり、信号Ｂは信号Ａをもとに被測
定ＩＣ２で作成された信号であってコンパレータからの
出力される信号である。信号Ｃはテストスペックに規定
されているセットアツプ時間Ｙにハイレベル゛′１″と
なる非常に幅の狭いパルスである。

従って、信号Ｂの立上りのタイミングを測定する場合は
、試験信号発生手段１２で信号Ｃを作成し、信号Ｂと信
号Ｃとが共にハイレベル１１１　ＩＴとなるかどうかを
アンド回路１４で検出していた。

従って、アンド回路１４からハイレベル４１１　ＩＴが
出力されることによって、信号Ｂはセットアツプ時間内
に立上ったということが判定できる。

〔発明が解決しようとする課題〕

従来のＩＣ試験装置において、信号波形１３の信号Ａ、
Ｂ、Ｃの関係が第６図に示すような関係だと仮定すると
、タイミング測定の判断は次のようになる。

すなわち、信号Ｂ１及びＢ３の場合は共に信号Ｃがハイ
レベル゛′１″の時にハイレベル゛′１″であるため、
アンド回路１４からはハイレベルＩＩ　Ｉ　ＩＴが出力
される。従って、制御手段１１では信号Ｂ１及びＢ３は
セットアツプ時間Ｙ内に立上り、タイミング良好と判定
される。また、信号Ｂ２の場合は信号Ｃがハイレベル“
１′″の時にローレベル（ｌ　ＯＩＴなので、アンド回
路１４からはローレベルｉｔ　Ｏｚ＋が出力される。従
って、信号Ｂ２はセットアツプ時間Ｙ内に立上らず、タ
イミング不良と判定される。

信号Ｂ１〜Ｂ３のような信号を判定する場合には問題な
いが、信号Ｂ４のような場合に問題が生じる。それは、
信号Ｂ４は信号Ｃがハイレベル１′１”の時にローレベ
ル“０”なので、アンド回路１４からはローレベル″Ｏ
”が出力され、信号Ｂ４はタイミング不良として判定さ
れる。ところが、信号Ｂ４は実際には信号Ｃがハイレベ
ル４１１　＃＋になる前に既にハイレベル゛１″となっ
ているのであるからタイミング不良ではなく、セットア
ツプ時間内に立上った正常な信号である。しかしながら
、従来の判定方法はこのような場合をタイミング不良と
して処理していた。

また、信号Ａの立下り時点から信号Ｂが実際に立上るま
での時間を測定したい場合や、信号Ｂの立上り時点から
更に別の信号の遅延時間等を測定する場合には、単に信
号Ｂがセットアツプ時間内に立上ったかどうかだけの判
定では不可能である。

本発明は上述の点に鑑みてなされたものであり。

被測定ＩＣの入力信号に基づいて出力される出力信号の
タイミングを正確に検出することのできるＩＣ試験装置
を提供することを目的とする。

〔課題を解決するための手段〕

第１の本発明のＩＣ試験装置は、被測定ＩＣに試験信号
を印加する試験信号発生手段と、前記試験信号の印加に
よって被測定ＩＣから出力される信号のタイミングを測
定する制御手段とを有するＩＣ試験装置において、前記
試験信号とは別に出力タイミングが所定間隔毎に増加減
少するタイミング測定用パルスを発生し、このタイミン
グ測定用パルスと前記被測定ＩＣの出力信号との論理積
を取り、この論理積の変化に基づいて前記被測定ＩＣの
出力信号のタイミングを測定するものである。

第２の本実施例のＩＣ試験装懺は、被測定ＩＣに試験信
号を印加する試験信号発生手段と、前記試験信号の印加
によって被測定ＩＣから出力される信号のタイミングを
測定する制御手段とを有するＩＣ試験装置において、前
記試験信号の立上り又は立下り時点から前記被測定ＩＣ
の出力信号の立上り又は立下り時点までにハイレベル又
はローレベルを維持する測定用信号を発生する測定用信
号発生手段と、この測定用信号のパルス幅を測定するパ
ルス幅測定手段とによって前記被測定ＩＣの出力信号の
タイミングを測定するものである。

〔作用〕

第１の本発明では、タイミング測定用パルスは試験信号
とは別に出力され、その出力タイミングが所定間隔毎に
増加減少するようになっているので、このタイミング測
定用パルスと被測定ＩＣの出力信号との論理積を取りつ
づけることによって、ある時点において論理積出力の状
態が変化する。

従って、この論理積出力が変化した時のタイミング測定
用パルスの出力タイミングがどれだけ増加減少している
かによって、被測定ＩＣの出力信号のタイミングを測定
することができる。また、このタイミング測定用パルス
の増加減少の割合である間隔を小さくすることによって
タイミング検出精度を向上できる。なお、このようなタ
イミング測定用パルスを発生するために、別個にハード
ウェアを設けてもよいし、制御手段でソフトウェア的に
発生してもよい。

試験信号の印加によって被測定ＩＣからは様々なタイミ
ングで出力信号が出力される。そのような出力信号の検
出精度はタイミング測定用パルスの増加又は減少の割合
によって決定される。従って、実際は異なるタイミング
で発生した出力信号の場合でも、増加減少の割合が大き
いために、同じタイミングで発生した信号として処理さ
れる場合がある。、そこで、第２の本発明では、測定用
信号発生手段で試験信号の立上り又は立下り時点から被
測定ＩＣの出力信号の立上り又は立下り時点までにハイ
レベル又はローレベルを維持する測定用信号を発生する
ようにした。この測定用信号はハイレベル又はローレベ
ルのパルス性の信号となるので、パルス幅測定手段でこ
の測定用信号のパルス幅を測定するだけで、被測定ＩＣ
の出力信号の実際のタイミングを測定することができ、
タイミング測定の検出精度を大幅に向上することができ
る。

〔実施例〕

以下、本発明の実施例を添付図面に従って詳細に説明す
る。

第１図は本発明の一実施例のＩＣ試験装置の概略祷成を
示すブロック図である。第１図において第５図と同じ構
成のものには同一の符号が付しであるので、その説明は
省略する。

本実施例が従来のものと異なる点は１幅の狭いパルス信
号Ｃを所定時間（キザミ値）ｄｙずつ移動させる信号シ
フト回路１５を設けた点である。

信号シフト回路１５は、レジスタ１６．レジスタ１８及
び演算器１７から構成される。

レジスタ１６は制御手段１１からのキザミ値ｄｙを格納
する。このキザミ値ｄｙは信号Ｃの立上り時間を所定間
隔毎に増加又は減少させるための値であり、制御手段１
１によって任意に設定でき。

テスタ自身の最小分解能まで設定可能である。

レジスタ１８は信号Ｃの立上り時間の初期値を格納する
。初期値としてはテストスペックに規定されているセッ
トアツプ時間よりも小さい値を格納してもよいし、第６
図の信号Ｂ４のような場合も考えられるので、信号Ａの
立下り時点とほぼ同じ値を格納してもよい。レジスタ１
８への初期値の格納はタイミング測定前に制御手段１１
によって行われる。

演算器１７はレジスタ１８の初期値にレジスタ１６のキ
ザミ値ｄｙを加算又は減算し、その結果を再度レジスタ
１８に格納する。従って、レジスタ１８は１テストサイ
クル毎にキザミ１ｆｉｄｙ分だけ増加又は減少する。

レジスタ１８の値は制御手段１１及び試験信号発生手段
１２に出力される。従って、試験信号発生手段１２はキ
ザミ値ｄｙ分だけ増加するレジスタ１８の値に応じた信
号Ｃを順次発生し、制御手段１１はアンド回路１４の出
力がハイレベル゛１″になった時点のレジスタ１８の値
を取り込み、この値を信号Ｂの立上り時間とする。

信号Ｂの立下り時間を測定する場合には、レジスタ１８
の初期値を十分大きな値に設定しておき、レジスタ１８
の値をキザミ値ｄｙ分だけ減少させ、アンド回路１４の
出力がハイレベル“１”となった時点のレジスタ１８の
値を信号Ｂの立下り時間とすればよい。

第１図の実施例は現状のＩＣ試験装置に演算器１７とレ
ジスタ１６及び１８を付加するだけで構成でき、レジス
タ１６に格納するキザミ値ｄｙの大きさに応じて信号Ｂ
の立上り又は立下りの検出精度を自由に変化させること
ができる。

なお、演算器１７及びレジスタ１６及び１８と同様の機
能を制御手段１１のソフトウェアで実現してもよいこと
はいうまでもない。

但し、ハイレベル゛′１′″の位置がキザミ値ｄｙだけ
増加又は減少する信号Ｃを第１図のようなハードウェア
で生成する場合でも、制御手段１１のソフトウェアで生
成する場合でも、キザミ値ｄｙを小さくすることによっ
て、検出精度は向上するが、信号Ｃの立上り時間の移動
量が遅くなり、タイミング測定に多大の時間を要するよ
うになり、逆に、キザミ値ｄｙを大きくすると、タイミ
ング測定は短くなるが、検出精度が低くなる。

そこで、ＩＣ試験装置で信号Ａの立下りから信号Ｂの立
上りまでの時間を直接検出するようにした。以下のこの
実施例について第２図、第３図及び第４図を用いて説明
する。

第２図は本発明の他の実施例であるＩＣ試験装置の概略
構成を示す図であり、信号Ａの立下り時点から信号Ｂの
立上り時点までの時間を直接検出するようにしたもので
ある。第２図において第５図と同じ構成のものには同一
の符号が付しであるので、−Ｐ：の説明は省略する。

まず１本実施例では、試験信号発生手段１２の発生する
信号Ｃ１が第１図の信号Ｃとは異なり、１テストサイク
ルの期間中ハイレベル“１″を示す信号である。

Ｄ／Ａ変換器２２及び２３は制御手段１１から信号Ａ及
びＢの立上り及び立下りのポイントを決めるためのデジ
タルデータ（例えば信号Ａ、Ｈの１／２レベルの値）を
アナログ信号に変換してコンパレータ２４及び２５に供
給する。このデジタルデータによってコンパレータ２４
及び２５のそれぞれのしきい値が決定する。

コンパレータ２４はＤ／Ａ変換器２２からのしきい値に
基づいて試験信号発生手段１２の信号Ａの立下り時点ｔ
ａを検出する。コンパＣ−夕２５はＤ／Ａ変換器２３か
らのしきい値に基づいて被測定ＩＣ２の論理回路２１か
ら出力された信号Ｂの立上り時点ｔｂを検出する。

本実施例では信号Ａの立下り時点ｔａを、信号Ｂの立上
り時点ｔｂを検出している。しかし、実際に被測定ＩＣ
を測定する場合には、立上りや立下りは被測定ＩＣの論
理回路に依存するので、本実施例ではどちらの場合でも
検出可能なように立上り／立下りを選択できるような構
成にしである。

すなわち、コンパレータ２４及び２５の出力を直接及び
インバータ回路２６及び２７を介して呂カし、それらを
選択回路２８で任意に選択できるようにしである。本実
施例の場合は、信号Ａについては立下り時点ｔａを検出
するので、選択回路２８はインバータ回路２６の出力を
選択し、信号Ｂについては立上り時点ｔｂを検出するの
で、選択回路２８はコンパレータ２５の出方を選択して
いる。

フリップフロップ２９はＳ端子にコンパレータ２４　（
又はインバータ回路２６）の出力を入力し、Ｒ端子にコ
ンパレータ２５（又はインバータ回路２７）の出力を入
力する。従って、信号Ａの立下り時点ｔａと同時にＱ端
子からはハイレベル″１１ｎが出力され、信号Ｂの立上
り時点ｔｂと同時にＱ端子のハイレベルＩＩ　１　′１
はローレ大ル１１０　Ｐ＋となり、フリップフロップ２
９のＱ端子からはパルス幅Ｔｗの出力信号りが出力され
る。

ＩＣ試験装置の動作において、このような試験は論理試
験用のテストパターンを用いて行うが、その内タイミン
グ測定はテストパターンの一部を使用するにすぎない、
そこで、タイミング測定を実行する部分（数千〜数万ス
テップ中の１ステツプ）の指定を信号Ｃ１としてテスト
パターン中に設定しておき、信号Ｃ１によってアンドゲ
ート３０が開いた時にタイミング測定を行うようにする
。

従って、アンドゲート３ｏからは信号ｃ１がハイレベル
“１″の時にフリップフロップ２９の出方信号りがパル
ス幅測定手段３１に出方される。

パルス幅測定手段３１の構成を第３図に示す。

パルス発生器３２は任意のパルス間隔Ｔｐのパルス信号
Ｅを出力する。アンドゲート３３はパルス信号Ｅ及び出
力信号りを入力し１両者の論理積出力をカウンタ３４に
出力する。カウンタ３４はアンドゲート３３の出力をカ
ウントする。すなわち、カウンタ３４は出力信号りのハ
イレベル゛′１″の間（出力信号りのパルス幅ＴｗのＦ
１７）にアンドゲート３３を通過するパルス信号Ｅをカ
ウントする。従って、第４図の場合は、カウンタ３４は
出力信号りのパルス幅Ｔｗの間にパルスＮ１〜Ｎ６の６
個のパルス信号Ｅをカウントするので、パルス間隔Ｔｐ
の約６倍の時間が、パルス幅Ｔｗとなる。

この場合は、パルス間隔Ｔｐが測定精度に比例するので
、測定誤差を小さくするためには、パルス間隔Ｔｐを小
さくしなければならない、しかし、パルス間隔を小さく
するのには限界がある。そこで、本実施例では、出力信
号りの立上り時点ｔａとパルスＮ１の間の時間ａと、パ
ルスＮ６と出力信号りの立下り時点ｔｂの間の時間Ｃを
アナログ回路を用いて測定し、カウンタ３４のカウント
値の示す時間すとの合計にパルス間隔ＴＰを乗じた値（
ａ＋ｂ＋ｃ）Ｔｐをパルス幅’ｒｗとする。ここで、カ
ウンタ３４から出力される時間すは出力信号りのパルス
幅Ｔｗの間に発生したパルス信号Ｅの数ｎよりも１だけ
小さい値（ｎ−１）とする。

このアナログ回路はノコギリ波発生回路３５、サンプル
ホールド回路（Ｓ／Ｈ）３６，３７、Ａ／Ｄ変換器３８
．３９及びデータ変換器４０，４１とから構成される。

ノコギリ波発生回路３５は出力信号りの立上り（ＳＴＡ
ＲＴ）に応じてノコギリ波Ｆを発生し、パルス信号Ｅ　
（ＳＴＲ８）の入力によってリセットされ、ノコギリ波
Ｆの発生を繰り返す。そして、ノコギリ波発生回路３５
は出力信号りの立下り（ＳＴＯＰ）に応じてノコギリ波
Ｆの発生を終了する。従って、パルス信号ＥのパルスＮ
１〜Ｎ６の間では同じレベルのノコギリ波Ｆｉｒ発生す
るが、パルスＮＯとＮ１及びパルスＮ６とＮ７の間では
それぞれレベルの異なるノコギリ波Ｆを発生することに
なる。

サンプルホールド回路３６はアンドゲート３３からのハ
イレベルｒｉ１ｕ（パルスＮｌ）が出力された時点（Ｓ
ＴＲ８）でノコギリ波ＦのレベルＶａを保持する。サン
プルホールド回路３７は出力信号りの立下った時点（Ｓ
ＴＯＰ）でノコギリ波ＦのレベルＶＣを保持する。Ａ／
Ｄ変換器３８及び３９はサンプルホールド回路３６及び
３７に保持されたアナログ信号（レベルＶａ及びＶｂ）
をデジタル信号に変換する。データ変換器４０及び４１
はＡ／Ｄ変換器３８及び３９のデジタル信号を時間デー
タａ及びＣとして制御手段１１に出力する。

制御手段１１はカウンタからの時間データｂと、データ
変換器４０及び４１からの時間データａ及びＣとの合計
値（ａ　＋　ｂ　＋　ｃ　）　’にパルス間隔Ｔｐを乗
じすることによって出力信号りのパルス幅ＴＷを求める
ことができる。

以上のように、第２図の本実施例によれば、任意の時間
に一回だけタイミング測定を行うだけでよく、測定時間
を大幅に短縮できる。

なお、上述の実施例では信号Ａの立下り時点ｔａから信
号Ｂの立上り時点ｔｂまでの時間を測定する場合につい
て説明したが、信号Ａの立上り又は立下り時点から信号
Ｂの立上り又は立下り時点までのいずれの時間を測定し
てもよいことはいうまでもない。

〔発明の効果〕

本発明によれば、被測定ＩＣの入力信号に基づいて出力
される出力信号のタイミングを正確に検出することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例であるＩＣ試験装置の概略構
成を示すブロック図、第２図は本発明の他の実施例であるＩＣ試験装置の概略
構成を示すブロック図。第３図は第２図のパルス幅測定手段の詳細構成を示す図
、第４図は第２図の動作を説明するためのタイミングチャ
ート図、第５図は従来のＩＣ試験装置の概略構成を示す図。第６図は従来のＩＣ試験装賀のタイミング測定の状態を
示すタイミングチャート図である。１・・・テスタ部、２・・・ＩＣ取付装難、１１・・・
制御手段、１２・・・試験信号発生手段、１４・・アン
ド回路、１５・・・信号シフト回路、１６．１８・・・
レジスタ、１７・・・演算器、２１・・・論理回路、２
２．２３・・・Ｄ／Ａ変換器、２４．２５・・・コンパ
レータ、２６．２７・・・インバータ、２８・・・選択
回路、２９・・・フリップフロップ、３０．３３・・・
アンドゲート、３１・・・パルス幅測定手段、３２・・
・パルス発生器。

Claims

【特許請求の範囲】

（１）被測定ＩＣに試験信号を印加する試験信号発生手
段と、前記試験信号の印加によって被測定ＩＣから出力
される信号のタイミングを測定する制御手段とを有する
ＩＣ試験装置において、前記試験信号とは別に出力タイミングが所定間隔毎に増
加減少するタイミング測定用パルスを発生し、このタイ
ミング測定用パルスと前記被測定ＩＣの出力信号との論
理積を取り、この論理積出力の変化に基づいて前記被測
定ＩＣの出力信号のタイミングを測定することを特徴と
するＩＣ試験装置。
（２）前記タイミング測定用信号を前記試験信号発生手
段に発生させ、出力タイミングの増加減少の指示及び前
記論理積出力の変化の検出を前記制御手段がソフトウェ
ア的に行うことを特徴とする請求項１に記載のＩＣ試験
装置。
（３）前記タイミング測定用パルスの出力タイミングを
示すタイミング値を格納する第１のレジスタと、前記増
加減少の割合を示すキザミ値を格納する第２のレジスタ
と、前記タイミング値に前記キザミ値を加算又減算し、
その値を前記第１のレジスタに再度格納する演算器とか
らなるタイミングシフト回路を有し、前記試験信号発生手段はこのタイミングシフト回路の第
１のレジスタに格納されているタイミング値に応じて前
記タイミング測定用パルスを発生することを特徴とする
請求項１に記載のＩＣ試験装置。
（４）被測定ＩＣに試験信号を印加する試験信号発生手
段と、前記試験信号の印加によって被測定ＩＣから出力
される信号のタイミングを測定する制御手段とを有する
ＩＣ試験装置において、前記試験信号の立上り又は立下り時点から前記被測定Ｉ
Ｃの出力信号の立上り又は立下り時点までにハイレベル
又はローレベルを維持する測定用信号を発生する測定用
信号発生手段と、この測定用信号のパルス幅を測定する
パルス幅測定手段とによって前記被測定ＩＣの出力信号
のタイミングを測定することを特徴とするＩＣ試験装置
。
（５）前記測定用信号発生手段は、前記試験信号の立上
り又は立下り時点を検出する第１のコンパレータと、前
記被測定ＩＣの出力信号の立上り又は立下り時点を検出
する第２のコンパレータと、前記第１及び第２のコンパ
レータの出力を直接又は反転して出力する信号選択回路
と、この信号選択回路によって選択された第１のコンパ
レータの出力をＳ端子に、第２のコンパレータの出力を
Ｒ端子に入力し、Ｑ端子から前記測定用信号を出力する
フリップフロップとから構成され、前記パルス幅測定手段は、所定間隔のパルス信号を発生
するパルス発生手段と、前記測定用信号のパルス幅の間
に前記パルス信号が何個発生するかをカウントするカウ
ンタと、前記測定用信号の立上り又は立下り時点から前
記パルス幅内で最初の前記パルス信号が発生するまでの
時間と、前記パルス幅内で最後の前記パルス信号が発生
してから前記測定用信号の立上り又は立下り時点までの
時間とをノコギリ波を用いてアナログ的に検出する時間
測定手段とから構成され、前記制御手段は前記カウンタの値及び時間測定手段の値
に基づいて前記被測定ＩＣの出力信号のタイミングを測
定することを特徴とする請求項４に記載のＩＣ試験装置
。