JPH05346454A - Ｌｓｉ試験装置 - Google Patents
Ｌｓｉ試験装置Info
- Publication number
- JPH05346454A JPH05346454A JP4156608A JP15660892A JPH05346454A JP H05346454 A JPH05346454 A JP H05346454A JP 4156608 A JP4156608 A JP 4156608A JP 15660892 A JP15660892 A JP 15660892A JP H05346454 A JPH05346454 A JP H05346454A
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- JP
- Japan
- Prior art keywords
- pulse train
- comparator
- parallel
- circuit
- output
- Prior art date
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- Pending
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- 238000006243 chemical reaction Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 多ピンの被測定回路に対応する低価格のＬＳ
Ｉ試験装置を提供する。 【構成】 被測定回路８より出力される並列パルス出力
は、テストボード７を介してＬＳＩ試験装置１のシフト
レジスタ２に入力される。この並列パルス出力はシフト
レジスタ２において直列パルス列に変換されて、比較器
４に入力され、比較器４において、高電位側の基準電圧
ＶOHならびに低電位側の基準電圧ＶOLと逐次レベル比較
される。そして、その出力はコンパレータ制御部３に入
力される。他方、期待値設定回路５には、予め被測定回
路８より出力される並列パルス列の規定レベルに対応す
る期待値が、各パルスごとに設定されており、比較器４
より、被測定回路８からの直列パルス列がコンパレータ
制御部３に入力されるタイミングにおいて、期待値設定
回路５からは、適正レベルの直列パルス列が出力されて
コンパレータ制御部３に入力される。
Ｉ試験装置を提供する。 【構成】 被測定回路８より出力される並列パルス出力
は、テストボード７を介してＬＳＩ試験装置１のシフト
レジスタ２に入力される。この並列パルス出力はシフト
レジスタ２において直列パルス列に変換されて、比較器
４に入力され、比較器４において、高電位側の基準電圧
ＶOHならびに低電位側の基準電圧ＶOLと逐次レベル比較
される。そして、その出力はコンパレータ制御部３に入
力される。他方、期待値設定回路５には、予め被測定回
路８より出力される並列パルス列の規定レベルに対応す
る期待値が、各パルスごとに設定されており、比較器４
より、被測定回路８からの直列パルス列がコンパレータ
制御部３に入力されるタイミングにおいて、期待値設定
回路５からは、適正レベルの直列パルス列が出力されて
コンパレータ制御部３に入力される。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ試験装置に関す
る。
る。
【０００２】
【従来の技術】従来のＬＳＩ試験装置は、図３に示され
るように、被測定回路６の並列出力パルスはテストボー
ド７を介して当該ＬＳＩ試験装置１に入力され、それぞ
れ被測定回路のピン数と同数の波形レベル比較用の比較
器４−１、４−２、４−３および４−４に入力される。
これらの比較器４−１、４−２、４−３および４−４に
おいては、それぞれＶOHおよびＶOLとの対比を通じて出
力レベルの比較が行われ、その比較結果はコンパレータ
制御部３に入力される。コンパレータ制御部３において
は、前記比較結果は期待パターン５より出力されるパタ
ーン・レベルと比較照合されて、被測定回路の並列出力
パルスの良否が判定される。例えば、被測定回路６より
出力される並列出力パルスが４ビット出力であり、正常
動作時において、１〜４ピンまで（１、０、１、１）と
して規定される場合には、期待パターン５により指定さ
れる期待パターンも（１、０、１、１）となる。
るように、被測定回路６の並列出力パルスはテストボー
ド７を介して当該ＬＳＩ試験装置１に入力され、それぞ
れ被測定回路のピン数と同数の波形レベル比較用の比較
器４−１、４−２、４−３および４−４に入力される。
これらの比較器４−１、４−２、４−３および４−４に
おいては、それぞれＶOHおよびＶOLとの対比を通じて出
力レベルの比較が行われ、その比較結果はコンパレータ
制御部３に入力される。コンパレータ制御部３において
は、前記比較結果は期待パターン５より出力されるパタ
ーン・レベルと比較照合されて、被測定回路の並列出力
パルスの良否が判定される。例えば、被測定回路６より
出力される並列出力パルスが４ビット出力であり、正常
動作時において、１〜４ピンまで（１、０、１、１）と
して規定される場合には、期待パターン５により指定さ
れる期待パターンも（１、０、１、１）となる。
【０００３】
【発明が解決しようとする課題】上述した従来のＬＳＩ
試験装置においては、被測定回路の多機能化に伴ない、
その出力ピンは多ピン化する傾向にあり、そのようなピ
ン数の多い被測定回路に対しては、対応するＬＳＩ試験
装置としては回路構成要素数が増大する結果となり、コ
ストがアップして高価な装置になるという欠点がある。
試験装置においては、被測定回路の多機能化に伴ない、
その出力ピンは多ピン化する傾向にあり、そのようなピ
ン数の多い被測定回路に対しては、対応するＬＳＩ試験
装置としては回路構成要素数が増大する結果となり、コ
ストがアップして高価な装置になるという欠点がある。
【０００４】
【課題を解決するための手段】本発明のＬＳＩ試験装置
は、被測定ＬＳＩから出力される並列パルス列を試験対
象として、当該並列パルス列の各パルスのレベルを、所
定の期待値レベルと比較照合することにより、前記並列
パルス列の良否を判定するＬＳＩ試験装置において、前
記被測定ＬＳＩから出力される並列パルス列を入力し
て、当該並列パルス列を直列パルス列に変換して出力す
る並列／直列変換回路を付加することにより、当該並列
／直列変換回路より出力される直列パルス列を試験対象
として、当該直列パルス列の各パルスのレベルを、所定
の期待値レベルと比較照合することにより、前記並列パ
ルス列の良否を判定することを特徴としている。
は、被測定ＬＳＩから出力される並列パルス列を試験対
象として、当該並列パルス列の各パルスのレベルを、所
定の期待値レベルと比較照合することにより、前記並列
パルス列の良否を判定するＬＳＩ試験装置において、前
記被測定ＬＳＩから出力される並列パルス列を入力し
て、当該並列パルス列を直列パルス列に変換して出力す
る並列／直列変換回路を付加することにより、当該並列
／直列変換回路より出力される直列パルス列を試験対象
として、当該直列パルス列の各パルスのレベルを、所定
の期待値レベルと比較照合することにより、前記並列パ
ルス列の良否を判定することを特徴としている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例のＬＳＩ
試験装置１は、被測定回路８およびテストボード７に対
応して、並列入力・直列出力のシフトレジスタ２と、コ
ンパレータ制御部３と、比較器４と、期待値設定回路５
と、リレー６とを備えて構成される。
ク図である。図１に示されるように、本実施例のＬＳＩ
試験装置１は、被測定回路８およびテストボード７に対
応して、並列入力・直列出力のシフトレジスタ２と、コ
ンパレータ制御部３と、比較器４と、期待値設定回路５
と、リレー６とを備えて構成される。
【０００７】図１において、被測定回路８より出力され
る並列パルス出力は、テストボード７を介してＬＳＩ試
験装置１に入力され、先ずシフトレジスタ２に入力され
る。このシフトレジスタ２は、上述のように並列入力を
直列出力として出力するシフトレジスタであり、被測定
回路８より出力された並列パルス出力は、シフトレジス
タ２において直列のパルス列に変換されて、リレー６を
介して比較器４に入力される。比較器４においては、当
該直列パルス列は、高電位側の基準電圧ＶOHならびに低
電位側の基準電圧ＶOLと逐次レベル比較され、その出力
はコンパレータ制御部３に入力される。
る並列パルス出力は、テストボード７を介してＬＳＩ試
験装置１に入力され、先ずシフトレジスタ２に入力され
る。このシフトレジスタ２は、上述のように並列入力を
直列出力として出力するシフトレジスタであり、被測定
回路８より出力された並列パルス出力は、シフトレジス
タ２において直列のパルス列に変換されて、リレー６を
介して比較器４に入力される。比較器４においては、当
該直列パルス列は、高電位側の基準電圧ＶOHならびに低
電位側の基準電圧ＶOLと逐次レベル比較され、その出力
はコンパレータ制御部３に入力される。
【０００８】他方、期待値設定回路５には、予め被測定
回路８より出力される並列パルス列の規定レベルに対応
する期待値が、各パルスごとに設定されており、比較器
４より、被測定回路８からの直列パルス列がコンパレー
タ制御部３に入力されるタイミングに対応して、当該期
待値設定回路５からは、対応する適正レベルの直列パル
ス列が出力されてコンパレータ制御部３に入力される。
コンパレータ制御部３においては、比較器４より入力さ
れる被測定対象のパルス列と、期待値設定回路５より入
力される期待値レベルのパルス列との各レベルが比較照
合されて、被測定パルス列の良否（Ｐ／Ｆ）の判定が行
われる。なお、リレー６の役割は、シフトレジスタ２よ
り出力される直列パルス列のラインと、通常動作時にお
けるラインとを区別することである。
回路８より出力される並列パルス列の規定レベルに対応
する期待値が、各パルスごとに設定されており、比較器
４より、被測定回路８からの直列パルス列がコンパレー
タ制御部３に入力されるタイミングに対応して、当該期
待値設定回路５からは、対応する適正レベルの直列パル
ス列が出力されてコンパレータ制御部３に入力される。
コンパレータ制御部３においては、比較器４より入力さ
れる被測定対象のパルス列と、期待値設定回路５より入
力される期待値レベルのパルス列との各レベルが比較照
合されて、被測定パルス列の良否（Ｐ／Ｆ）の判定が行
われる。なお、リレー６の役割は、シフトレジスタ２よ
り出力される直列パルス列のラインと、通常動作時にお
けるラインとを区別することである。
【０００９】次に、本発明の第２の実施例について説明
する。
する。
【００１０】図２は本発明の第２の実施例を示すブロッ
ク図である。図２に示されるように、本実施例のＬＳＩ
試験装置１は、被測定回路８と、テストボード７と、並
列入力・直列出力のシフトレジスタ２を含む電源アダプ
タ９とに対応して、コンパレータ制御部３と、比較器４
と、期待値設定回路５とを備えて構成される。
ク図である。図２に示されるように、本実施例のＬＳＩ
試験装置１は、被測定回路８と、テストボード７と、並
列入力・直列出力のシフトレジスタ２を含む電源アダプ
タ９とに対応して、コンパレータ制御部３と、比較器４
と、期待値設定回路５とを備えて構成される。
【００１１】図２において、被測定回路８より出力され
る並列パルス出力は、ピン変換アダプタ９に含まれるシ
フトレジスタ２に入力される。被測定回路８より出力さ
れた並列パルス出力は、このシフトレジスタ２において
直列パルス列に変換されて、テストボード７を介して比
較器４に入力される。比較器４においては、当該直列パ
ルス列は、高電位側の基準電圧ＶOHならびに低電位側の
基準電圧ＶOLと逐次レベル比較され、その出力はコンパ
レータ制御部３に入力される。
る並列パルス出力は、ピン変換アダプタ９に含まれるシ
フトレジスタ２に入力される。被測定回路８より出力さ
れた並列パルス出力は、このシフトレジスタ２において
直列パルス列に変換されて、テストボード７を介して比
較器４に入力される。比較器４においては、当該直列パ
ルス列は、高電位側の基準電圧ＶOHならびに低電位側の
基準電圧ＶOLと逐次レベル比較され、その出力はコンパ
レータ制御部３に入力される。
【００１２】他方、期待値設定回路５には、予め被測定
回路８より出力される並列パルス列の規定レベルに対応
する期待値が、各パルスごとに設定されており、比較器
４より、被測定回路８からの直列パルス列がコンパレー
タ制御部３に入力されるタイミングに対応して、当該期
待値設定回路５からは、対応する適正レベルの直列パル
ス列が出力されてコンパレータ制御部３に入力される。
コンパレータ制御部３においては、比較器４より入力さ
れる被測定対象のパルス列と、期待値設定回路５より入
力される期待値レベルのパルス列との各レベルが比較照
合されて、被測定パルス列の良否（Ｐ／Ｆ）の判定が行
われる。
回路８より出力される並列パルス列の規定レベルに対応
する期待値が、各パルスごとに設定されており、比較器
４より、被測定回路８からの直列パルス列がコンパレー
タ制御部３に入力されるタイミングに対応して、当該期
待値設定回路５からは、対応する適正レベルの直列パル
ス列が出力されてコンパレータ制御部３に入力される。
コンパレータ制御部３においては、比較器４より入力さ
れる被測定対象のパルス列と、期待値設定回路５より入
力される期待値レベルのパルス列との各レベルが比較照
合されて、被測定パルス列の良否（Ｐ／Ｆ）の判定が行
われる。
【００１３】この第２の実施例においては、被測定回路
８とテストボード７との間に、ピン変換アダプタ９が設
けられている点が、第１の実施例と異なるところである
が、機能上においては全く同様である。
８とテストボード７との間に、ピン変換アダプタ９が設
けられている点が、第１の実施例と異なるところである
が、機能上においては全く同様である。
【００１４】
【発明の効果】以上説明したように、本発明は、被測定
回路の試験対象の並列パルス出力を、直列パルス列に変
換してレベル判定を行うことにより、被測定回路のピン
数に関せず少数のピン数に対応する試験装置として構成
することが可能となり、コストを低減し、低価格のＬＳ
Ｉ試験装置を提供することができるという効果がある。
回路の試験対象の並列パルス出力を、直列パルス列に変
換してレベル判定を行うことにより、被測定回路のピン
数に関せず少数のピン数に対応する試験装置として構成
することが可能となり、コストを低減し、低価格のＬＳ
Ｉ試験装置を提供することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
１ ＬＳＩ試験装置 ２ シフトレジスタ ３ コンパレータ制御部 ４、４−１〜４−４ 比較器 ５ 期待値設定回路 ６ リレー ７ テストボード ８ 被測定回路 ９ ピン変換アダプタ
Claims (1)
- 【請求項１】 被測定ＬＳＩから出力される並列パルス
列を試験対象として、当該並列パルス列の各パルスのレ
ベルを、所定の期待値レベルと比較照合することによ
り、前記並列パルス列の良否を判定するＬＳＩ試験装置
において、 前記被測定ＬＳＩから出力される並列パルス列を入力し
て、当該並列パルス列を直列パルス列に変換して出力す
る並列／直列変換回路を付加することにより、当該並列
／直列変換回路より出力される直列パルス列を試験対象
として、当該直列パルス列の各パルスのレベルを、所定
の期待値レベルと比較照合することにより、前記並列パ
ルス列の良否を判定することを特徴とするＬＳＩ試験装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156608A JPH05346454A (ja) | 1992-06-16 | 1992-06-16 | Ｌｓｉ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156608A JPH05346454A (ja) | 1992-06-16 | 1992-06-16 | Ｌｓｉ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05346454A true JPH05346454A (ja) | 1993-12-27 |
Family
ID=15631461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156608A Pending JPH05346454A (ja) | 1992-06-16 | 1992-06-16 | Ｌｓｉ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05346454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014503083A (ja) * | 2010-05-28 | 2014-02-06 | 株式会社アドバンテスト | 並列処理が可変であり、ファームウェアのアップグレードが可能な、柔軟な記憶装置インタフェース試験器 |
-
1992
- 1992-06-16 JP JP4156608A patent/JPH05346454A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014503083A (ja) * | 2010-05-28 | 2014-02-06 | 株式会社アドバンテスト | 並列処理が可変であり、ファームウェアのアップグレードが可能な、柔軟な記憶装置インタフェース試験器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981201 |