JPH04184530A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH04184530A JPH04184530A JP2314834A JP31483490A JPH04184530A JP H04184530 A JPH04184530 A JP H04184530A JP 2314834 A JP2314834 A JP 2314834A JP 31483490 A JP31483490 A JP 31483490A JP H04184530 A JPH04184530 A JP H04184530A
- Authority
- JP
- Japan
- Prior art keywords
- carry
- bits
- multiplier
- multiplicand
- partial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、データ処理装置の演算器！に関する。
従来の技術
積を部分桁上げと部分和という中間的な形で他の積に加
算する演算装置の一例として、ＩＢＭＪｏｕｒｎａｌ
（アイ・ビー・エム ジャーナル）（１９６７年１月
号３４〜５３頁）のＡｎｄｅｒＳＯｎ （アンダーソン
）他による’Ｔｈｅ ＩＢＭ ５ｙｓｔｅｎ／３６０
Ｍｏｄｅｌ ９１Ｆｌｏａｔｉｎｇ−Ｐｏｉｎｔ Ｅｘ
ｅｃｕｔｉｏｎ Ｕｎｉｔ ” （ジ アイ・ビー・
エム システム／３６０モデル９１：フローティング−
ポイント エグゼキューション ユニット）に記載され
たものが知られている。
算する演算装置の一例として、ＩＢＭＪｏｕｒｎａｌ
（アイ・ビー・エム ジャーナル）（１９６７年１月
号３４〜５３頁）のＡｎｄｅｒＳＯｎ （アンダーソン
）他による’Ｔｈｅ ＩＢＭ ５ｙｓｔｅｎ／３６０
Ｍｏｄｅｌ ９１Ｆｌｏａｔｉｎｇ−Ｐｏｉｎｔ Ｅｘ
ｅｃｕｔｉｏｎ Ｕｎｉｔ ” （ジ アイ・ビー・
エム システム／３６０モデル９１：フローティング−
ポイント エグゼキューション ユニット）に記載され
たものが知られている。
発明が解決しようとする課題
上記従来技術の例では、２個の浮動小数点数の積を求め
る場合に、仮数部に対して、単精度では２４ビツトどう
しの数の積を、また、倍精度では５６ビツトどうしの数
の積を求めている。このとき、倍数を発生するために順
次下位から１２ビツトずつ採り、樹木状桁上げ保留加算
手段の出力の部分桁上げと部分和をそれぞれ１２ビツト
右にシフトして一つ上位の１２ビツトの乗数により発生
される倍数に加算する構成となっている。
る場合に、仮数部に対して、単精度では２４ビツトどう
しの数の積を、また、倍精度では５６ビツトどうしの数
の積を求めている。このとき、倍数を発生するために順
次下位から１２ビツトずつ採り、樹木状桁上げ保留加算
手段の出力の部分桁上げと部分和をそれぞれ１２ビツト
右にシフトして一つ上位の１２ビツトの乗数により発生
される倍数に加算する構成となっている。
しかし、Ｉ Ｅ Ｅ Ｅ Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏ
ｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ０ＦＴＥＣＨＮＩＣ
＾Ｌ ＰＡＰＥＲ３（アイ・イー・イー・イー インタ
ーナショナル ソリッド ステイト サーキッツ コン
ファレンス ダイジェスト オブ テクニ力ルベーバー
ズ）、（１９８９年２月４８〜４９頁）のＭｏ１ｎａｒ
（モルナー）他による“＾４０ ＨＮ３６４−Ｂｉｔ
Ｆｌｏａｔｉｎｇ−Ｐｏ１ｎｔ Ｃｏ−Ｐｒｏｃｅｓｓ
ｏｒ” （ア４０ＭＨｚ ６４ビツト フローティング
−ポイント コープロセ、ツサ）において、５４ビツト
ｘ５４ビツトの規模の倍数発生手段と樹木状桁上げ保留
加算手段を含む乗算器が示されているように、近年、半
導体技術の進歩により、乗数を部分乗数に分割せずに一
度に必要な個数の倍数を発生する方式を採用した乗算器
が高速性を必要とする分野では使用されている。
ｌ ５ｏｌｉｄ−３ｔａｔｅ Ｃ１ｒｃｕｉｔｓ Ｃｏ
ｎｆｅｒｅｎｃｅ ＤＩＧＥＳＴ ０ＦＴＥＣＨＮＩＣ
＾Ｌ ＰＡＰＥＲ３（アイ・イー・イー・イー インタ
ーナショナル ソリッド ステイト サーキッツ コン
ファレンス ダイジェスト オブ テクニ力ルベーバー
ズ）、（１９８９年２月４８〜４９頁）のＭｏ１ｎａｒ
（モルナー）他による“＾４０ ＨＮ３６４−Ｂｉｔ
Ｆｌｏａｔｉｎｇ−Ｐｏ１ｎｔ Ｃｏ−Ｐｒｏｃｅｓｓ
ｏｒ” （ア４０ＭＨｚ ６４ビツト フローティング
−ポイント コープロセ、ツサ）において、５４ビツト
ｘ５４ビツトの規模の倍数発生手段と樹木状桁上げ保留
加算手段を含む乗算器が示されているように、近年、半
導体技術の進歩により、乗数を部分乗数に分割せずに一
度に必要な個数の倍数を発生する方式を採用した乗算器
が高速性を必要とする分野では使用されている。
このような大規模な演算器、たとえば６４ビツト×６４
ビツトの乗算器を用いて小規模の計算、たとえば３２ビ
ツト×３２ビツトの乗算を効率よく実行するためにはど
うすればよいかという新しい課題が発生してきた。
ビツトの乗算器を用いて小規模の計算、たとえば３２ビ
ツト×３２ビツトの乗算を効率よく実行するためにはど
うすればよいかという新しい課題が発生してきた。
本発明は、倍精度に対応した規模の乗算器を用いて単精
度の積和などのタイプの計算をする場合の複数の計算を
複合して実行できる演算装置を提供することを目的とす
るものである。
度の積和などのタイプの計算をする場合の複数の計算を
複合して実行できる演算装置を提供することを目的とす
るものである。
課題を解決するための手段
上記課題を解決するなめに、本発明の演算装置は、乗数
を重複走査して被乗数の倍数を所定の個数発生させる倍
数発生手段と、上記倍数発生手段の出力する倍数を加−
して部分桁上げと部分和を出力する樹木状に構成された
複数の桁上げ保留加算手段からなる樹木状桁上げ保留加
算手段とをそれぞれ２分割するとともに、分割された２
面の樹木状桁上げ保留加算手段の出力を加算するための
２個の桁上げ保留加算手段と１個の桁上げ伝播加算手段
とを備えた演算装置に対して、上記倍数発生手段の入力
となる被乗数を選択する手段と、２面の樹木状桁上げ保
留加算手段の出力する部分桁上げと部分和の桁合わせを
行う手段を設けたものである。
を重複走査して被乗数の倍数を所定の個数発生させる倍
数発生手段と、上記倍数発生手段の出力する倍数を加−
して部分桁上げと部分和を出力する樹木状に構成された
複数の桁上げ保留加算手段からなる樹木状桁上げ保留加
算手段とをそれぞれ２分割するとともに、分割された２
面の樹木状桁上げ保留加算手段の出力を加算するための
２個の桁上げ保留加算手段と１個の桁上げ伝播加算手段
とを備えた演算装置に対して、上記倍数発生手段の入力
となる被乗数を選択する手段と、２面の樹木状桁上げ保
留加算手段の出力する部分桁上げと部分和の桁合わせを
行う手段を設けたものである。
作用
上記構成において、被乗数選択手段により、たとえば６
４ビツトのデータを２個の３２ビツトの被乗数に分割し
たあと、上位に３２ビツトのゼロを付加して、それぞれ
を２面の倍数発生手段に供給し、発生した倍数を２面の
樹木状桁上げ保留加算手段で加算することにより、２つ
の単精度の乗算を行い、２面の樹木状桁上げ保留加算手
段が出力する部分桁上げと部分和を桁合わせ手段により
桁合わせを行った後、２個の桁上げ保留加算手段と１個
の桁上げ伝播加算手段で加算することにより、最終結果
である積和が求まる。
４ビツトのデータを２個の３２ビツトの被乗数に分割し
たあと、上位に３２ビツトのゼロを付加して、それぞれ
を２面の倍数発生手段に供給し、発生した倍数を２面の
樹木状桁上げ保留加算手段で加算することにより、２つ
の単精度の乗算を行い、２面の樹木状桁上げ保留加算手
段が出力する部分桁上げと部分和を桁合わせ手段により
桁合わせを行った後、２個の桁上げ保留加算手段と１個
の桁上げ伝播加算手段で加算することにより、最終結果
である積和が求まる。
実施例
以下、本発明の一実施例を図を用いて詳細に説明する。
なお、本発明の実施例で扱うデータは、単精度３２ビツ
ト、倍精度６４ビツトの整数とするが、本発明はこれら
のビット長のデータに限定するものではない。
ト、倍精度６４ビツトの整数とするが、本発明はこれら
のビット長のデータに限定するものではない。
第１図は本発明の第１の実施例における演算装置のブロ
ック図を示す、第１図において、１，２は被乗数レジス
タであり、倍精度のデータを扱う場合には上位３２ビツ
トは被乗数レジスタ１に、下位３２ビツトは被乗数レジ
スタ２にセ・ブトされる。
ック図を示す、第１図において、１，２は被乗数レジス
タであり、倍精度のデータを扱う場合には上位３２ビツ
トは被乗数レジスタ１に、下位３２ビツトは被乗数レジ
スタ２にセ・ブトされる。
３．４は乗数レジスタであり、倍精度のデータを扱う場
合には上位３２ビツトは乗数レジスタ３に、下位３２ビ
ツトは乗数レジスタ４にセットされる。
合には上位３２ビツトは乗数レジスタ３に、下位３２ビ
ツトは乗数レジスタ４にセットされる。
５．６は被乗数選択手段、７．８は倍数発生手段であり
、被乗数選択手段５．６は倍数発生手段７゜８の入力と
なる被乗数を選択する。９．１０は樹木状桁上げ保留加
算手段であり、倍数発生手段７゜８の出力する倍数を加
算して部分桁上げと部分和を出力する樹木状に構成され
た複数の桁上げ保留加算手段からなる。１１．１２は桁
合わせ手段であり、樹木状桁上げ保留加算手段１０の出
力する部分桁上げと部分和を、樹木状桁上げ保留加算手
段９の出力する部分桁上げと部分和に加算するための折
合わせをする。 １３．１４は桁上げ保留加算手段、１
５は部分桁上げレジスタ、１６は部分和レジスタ、１７
は桁上げ伝播加算手段である。
、被乗数選択手段５．６は倍数発生手段７゜８の入力と
なる被乗数を選択する。９．１０は樹木状桁上げ保留加
算手段であり、倍数発生手段７゜８の出力する倍数を加
算して部分桁上げと部分和を出力する樹木状に構成され
た複数の桁上げ保留加算手段からなる。１１．１２は桁
合わせ手段であり、樹木状桁上げ保留加算手段１０の出
力する部分桁上げと部分和を、樹木状桁上げ保留加算手
段９の出力する部分桁上げと部分和に加算するための折
合わせをする。 １３．１４は桁上げ保留加算手段、１
５は部分桁上げレジスタ、１６は部分和レジスタ、１７
は桁上げ伝播加算手段である。
先ず、倍精度どうしの乗算は以下のようにして行われる
。被乗数が被乗数レジスタ１，２に、乗数が乗数レジス
タ３．４にセットされる。被乗数選択手段５により被乗
数レジスタ１の出力が選択されるとともに被乗数選択手
段６により被乗数レジスタ２の出力が選択される。倍数
発生手段７には被乗数として上位３２ビツトには被乗数
選択手段５の出力が、下位３２ビツトには被乗数選択手
段６の出力が入力されるとともに、乗数として乗数レジ
スタ３の出力が入力される。また、倍数発生手段８には
被乗数として上位３２ビツトには被乗数選択手段５の出
力が、下位３２ビツトには被乗数レジスタ２の出力が入
力されるとともに、乗数として乗数レジスタ４の出力が
入力される０倍数発生手段７，８ではＢｏｏｔｈ （
ブース）のアルゴリズムに基ずき、それぞれ１７個の倍
数を発生する。倍数の間の位を考慮して図式的に表現す
ると、第２図（ａ）のハツチングされていない矩形１個
に対して倍数１個が対応しており、第２図（ａ）のハツ
チングされていない矩形の上段１７個が倍数発生手段８
により生成され、下段１７個が倍数発生手段７により生
成される０倍数発生手段７，８の出力する倍数は樹木状
桁上げ保留加算手段９．１０により加算されて部分桁上
げと部分和にまとめられる。第２図（ａ）のハツチング
された矩形の上段２個が樹木状桁上げ保留加算手段１０
の出力に対応し、また、下段２＠が樹本状桁上げ保留加
算手段９の出力に対応している０桁合わせ手段１１．１
２では樹木状桁上げ保留加算手段９，１０の出力の位の
差を３２ビツトとして樹木状桁上げ保留加算手段９がら
の入力を樹木状桁上げ保留加算手段１０の出力に対して
桁合わせし、これら桁合わせ手段１１．１２の出力が樹
木状桁上げ保留加算手段１０の出力と桁上げ保留加算手
段１３．１４により加算され、部分桁上げ、部分和とし
て、部分桁上げレジスタ１５と部分和レジスタ１６にセ
ットされる。最後に部分桁上げレジスタ１５と部分和レ
ジスタ１６の出力が桁上げ伝播加算手段１７により加算
され、最終結果である積が求まる。
。被乗数が被乗数レジスタ１，２に、乗数が乗数レジス
タ３．４にセットされる。被乗数選択手段５により被乗
数レジスタ１の出力が選択されるとともに被乗数選択手
段６により被乗数レジスタ２の出力が選択される。倍数
発生手段７には被乗数として上位３２ビツトには被乗数
選択手段５の出力が、下位３２ビツトには被乗数選択手
段６の出力が入力されるとともに、乗数として乗数レジ
スタ３の出力が入力される。また、倍数発生手段８には
被乗数として上位３２ビツトには被乗数選択手段５の出
力が、下位３２ビツトには被乗数レジスタ２の出力が入
力されるとともに、乗数として乗数レジスタ４の出力が
入力される０倍数発生手段７，８ではＢｏｏｔｈ （
ブース）のアルゴリズムに基ずき、それぞれ１７個の倍
数を発生する。倍数の間の位を考慮して図式的に表現す
ると、第２図（ａ）のハツチングされていない矩形１個
に対して倍数１個が対応しており、第２図（ａ）のハツ
チングされていない矩形の上段１７個が倍数発生手段８
により生成され、下段１７個が倍数発生手段７により生
成される０倍数発生手段７，８の出力する倍数は樹木状
桁上げ保留加算手段９．１０により加算されて部分桁上
げと部分和にまとめられる。第２図（ａ）のハツチング
された矩形の上段２個が樹木状桁上げ保留加算手段１０
の出力に対応し、また、下段２＠が樹本状桁上げ保留加
算手段９の出力に対応している０桁合わせ手段１１．１
２では樹木状桁上げ保留加算手段９，１０の出力の位の
差を３２ビツトとして樹木状桁上げ保留加算手段９がら
の入力を樹木状桁上げ保留加算手段１０の出力に対して
桁合わせし、これら桁合わせ手段１１．１２の出力が樹
木状桁上げ保留加算手段１０の出力と桁上げ保留加算手
段１３．１４により加算され、部分桁上げ、部分和とし
て、部分桁上げレジスタ１５と部分和レジスタ１６にセ
ットされる。最後に部分桁上げレジスタ１５と部分和レ
ジスタ１６の出力が桁上げ伝播加算手段１７により加算
され、最終結果である積が求まる。
次に、単精度の積和計算について説明する。３２ビツト
の２個の被乗数が被乗数レジスタ１．２に、３２ヒツト
の２個の乗数が乗数レジスタ３．４にセットされる。被
乗数選択手段５により定数ゼロが選択されるとともに被
乗数選択手段６により被乗数レジスタ１の出力が選択さ
れる０倍数発生手段７には被乗数として上位３２ビツト
には被乗数選択手段５の出力が、下位３２ビツトには被
乗数選択手段６の出力が入力されるとともに、乗数とし
て乗数レジスタ３の出力が入力される。また、倍数発生
手段８には被乗数として上位３２ビツトには被乗数選択
手段５の出力が、下位３２ビツトには被乗数レジスタ２
の出力が入力されるとともに、乗数として乗数レジスタ
４の出力が入力される。倍数発生手段７，８ではＢｏｏ
ｔｈ （ブース）のアルゴリズムに基ずき、それぞれ
１７個の倍数を発生する。倍数の間の位を考慮して図式
的に表現すると、第２図（ｂ）のハツチングされていな
い矩形１個に対して倍数１個が対応しており、第２図（
ｌ］）のハツチングされていない矩形の上段１７個が倍
数発生手段８により生成され、下段１７個が倍数発生手
段７により生成される。なお、ハツチングされていない
矩形の左にある一重にハツチングされた矩形は被乗数の
上位３２ビツトがゼロであることにより、倍数の符号ビ
ットが並んでいることを示すものである。倍数発生手段
７，８の出力する倍数は樹木状桁上げ保留加算手段９．
１０により部分桁上げと部分和にまとめられる。第２図
（ｂ）の二重にハツチングされた矩形の上段２個が樹木
状桁上げ保留加算手段１０の出力に、また、第２図（ｂ
）の最下段２個のハツチングされていない矩形が樹木状
桁上げ保留加算手段９の出力に対応している。桁合わせ
手段１１．１２では樹木状桁上げ保留加算手段９．１０
の出力の位の差をＯビットとして第２図（ｂ）の最下段
の二重にハツチングされた矩形に対応するように樹木状
桁上げ保留加算手段９からの入力を樹木状桁上げ保留加
算手段１０の出力に対して桁合わせし、これら桁合わせ
手段１１．１２の出力が樹木状桁上げ保留加算手段１０
の出力と桁上げ保留加算手段１３．１４により加算され
、部分桁上げ、部分和として、部分桁上げレジスタ１５
と部分和レジスタ１６にセットされる。最後に部分桁上
げレジスタ１５と部分和レジスタ１６の出力が桁上げ伝
播加算手段１７により加算され、最終結果である積和が
求まる。
の２個の被乗数が被乗数レジスタ１．２に、３２ヒツト
の２個の乗数が乗数レジスタ３．４にセットされる。被
乗数選択手段５により定数ゼロが選択されるとともに被
乗数選択手段６により被乗数レジスタ１の出力が選択さ
れる０倍数発生手段７には被乗数として上位３２ビツト
には被乗数選択手段５の出力が、下位３２ビツトには被
乗数選択手段６の出力が入力されるとともに、乗数とし
て乗数レジスタ３の出力が入力される。また、倍数発生
手段８には被乗数として上位３２ビツトには被乗数選択
手段５の出力が、下位３２ビツトには被乗数レジスタ２
の出力が入力されるとともに、乗数として乗数レジスタ
４の出力が入力される。倍数発生手段７，８ではＢｏｏ
ｔｈ （ブース）のアルゴリズムに基ずき、それぞれ
１７個の倍数を発生する。倍数の間の位を考慮して図式
的に表現すると、第２図（ｂ）のハツチングされていな
い矩形１個に対して倍数１個が対応しており、第２図（
ｌ］）のハツチングされていない矩形の上段１７個が倍
数発生手段８により生成され、下段１７個が倍数発生手
段７により生成される。なお、ハツチングされていない
矩形の左にある一重にハツチングされた矩形は被乗数の
上位３２ビツトがゼロであることにより、倍数の符号ビ
ットが並んでいることを示すものである。倍数発生手段
７，８の出力する倍数は樹木状桁上げ保留加算手段９．
１０により部分桁上げと部分和にまとめられる。第２図
（ｂ）の二重にハツチングされた矩形の上段２個が樹木
状桁上げ保留加算手段１０の出力に、また、第２図（ｂ
）の最下段２個のハツチングされていない矩形が樹木状
桁上げ保留加算手段９の出力に対応している。桁合わせ
手段１１．１２では樹木状桁上げ保留加算手段９．１０
の出力の位の差をＯビットとして第２図（ｂ）の最下段
の二重にハツチングされた矩形に対応するように樹木状
桁上げ保留加算手段９からの入力を樹木状桁上げ保留加
算手段１０の出力に対して桁合わせし、これら桁合わせ
手段１１．１２の出力が樹木状桁上げ保留加算手段１０
の出力と桁上げ保留加算手段１３．１４により加算され
、部分桁上げ、部分和として、部分桁上げレジスタ１５
と部分和レジスタ１６にセットされる。最後に部分桁上
げレジスタ１５と部分和レジスタ１６の出力が桁上げ伝
播加算手段１７により加算され、最終結果である積和が
求まる。
また、第１の実施例の演算装置では、以上に説明した以
外に、Ａを倍精度のデータ、Ｂ、Ｃを単精度のデータと
して、ＡＸＢ十ＡＸＣの積和計算を、被乗数の選択では
倍精度の乗算の動作を行い、部分桁上げと部分和の桁合
わせでは単精度の積和計算の動作を行ない、池の動作に
ついては上記２種の計算では共通であるから同様に行っ
て、実行することができる。
外に、Ａを倍精度のデータ、Ｂ、Ｃを単精度のデータと
して、ＡＸＢ十ＡＸＣの積和計算を、被乗数の選択では
倍精度の乗算の動作を行い、部分桁上げと部分和の桁合
わせでは単精度の積和計算の動作を行ない、池の動作に
ついては上記２種の計算では共通であるから同様に行っ
て、実行することができる。
第３図は本発明の第２の実施例における演算装置のブロ
ック図を示す、この演算装置では倍精度の乗算とＡを倍
精度のデータ、Ｂ、Ｃを単精度のデータとして、ＡｘＢ
＋ＡｘＣの積和計算を行なう。第３図において、２１は
被乗数レジスタであり、倍精度のデータがセットされる
。 ２２．２３は乗数レジスタであり、倍精度のデータ
を汲う場合には上位３２ビツトは乗数レジスタ２２に、
下位３２ビツトは乗数レジスタ２３にセットされる。
２４．２５は倍数発生手段、２６．２７は樹木状桁上げ
保留加算手段、２８゜２９は桁合わせ手段、３０．３１
は桁上げ保留加算手段、３２は部分桁上げレジスタ、３
３は部分和レジスタ、３４は桁上げ伝播加算手段である
。被乗数の選択を除いて動作は第１の実施例と同様であ
るので説明を省略する。
ック図を示す、この演算装置では倍精度の乗算とＡを倍
精度のデータ、Ｂ、Ｃを単精度のデータとして、ＡｘＢ
＋ＡｘＣの積和計算を行なう。第３図において、２１は
被乗数レジスタであり、倍精度のデータがセットされる
。 ２２．２３は乗数レジスタであり、倍精度のデータ
を汲う場合には上位３２ビツトは乗数レジスタ２２に、
下位３２ビツトは乗数レジスタ２３にセットされる。
２４．２５は倍数発生手段、２６．２７は樹木状桁上げ
保留加算手段、２８゜２９は桁合わせ手段、３０．３１
は桁上げ保留加算手段、３２は部分桁上げレジスタ、３
３は部分和レジスタ、３４は桁上げ伝播加算手段である
。被乗数の選択を除いて動作は第１の実施例と同様であ
るので説明を省略する。
第４図は本発明を乗除算器に適用した一実施例のブロッ
ク図を示す、第４図において、４００は被演算数レジス
タ、４０１は演算数レジスタ、４０２はテーブル情報格
納ユニット、４０３は被乗数選択手段、４０４ 、４０
５は乗数選択手段、４０６ 、４０７は倍数発生手段、
４０８ 、４０９ 、４１０は選択回路（ＳＥＬ） Ａ
、 Ｂ、 Ｃ，４７１、４１２は樹木状桁上げ保留加算
手段、４１３ 、４１４は桁合わせ手段、４１５゜４１
６は桁上げ保留加算手段、４１７は部桁上げレジスタ、
４１８は部分和レジスタ、４１９ 、４２５は桁上げ伝
播加算手段４２０〜４２４はレジスタ、４２６は選択回
路５ＥＬＤ、４２７は乗除算結果レジスタである。第４
図の乗除算器は、除算諸部分については特願平１−２１
００２１号の第１１Ｎに示されているものと実質的にお
なしであり、乗算を実行するために以下が追加されてい
るだけであるので詳細な説明は省略する。５３ビツトど
うしの乗算を行なうために演算数レジスタ４０１から乗
数ビットの上半分が乗数選択手段４０４に、また乗数ビ
ットの下半分が乗数選択手段４０５に入力されているこ
と。倍数発生手段４０６ 、４０７では除算だけの場合
と比べるとそれぞれ５個ずつ倍数を多く発生し、またこ
れらの倍数を除算だけの場合と比べて多く樹木状桁上げ
保留加算器手段４１１ 、４１２では入力していること
。
ク図を示す、第４図において、４００は被演算数レジス
タ、４０１は演算数レジスタ、４０２はテーブル情報格
納ユニット、４０３は被乗数選択手段、４０４ 、４０
５は乗数選択手段、４０６ 、４０７は倍数発生手段、
４０８ 、４０９ 、４１０は選択回路（ＳＥＬ） Ａ
、 Ｂ、 Ｃ，４７１、４１２は樹木状桁上げ保留加算
手段、４１３ 、４１４は桁合わせ手段、４１５゜４１
６は桁上げ保留加算手段、４１７は部桁上げレジスタ、
４１８は部分和レジスタ、４１９ 、４２５は桁上げ伝
播加算手段４２０〜４２４はレジスタ、４２６は選択回
路５ＥＬＤ、４２７は乗除算結果レジスタである。第４
図の乗除算器は、除算諸部分については特願平１−２１
００２１号の第１１Ｎに示されているものと実質的にお
なしであり、乗算を実行するために以下が追加されてい
るだけであるので詳細な説明は省略する。５３ビツトど
うしの乗算を行なうために演算数レジスタ４０１から乗
数ビットの上半分が乗数選択手段４０４に、また乗数ビ
ットの下半分が乗数選択手段４０５に入力されているこ
と。倍数発生手段４０６ 、４０７では除算だけの場合
と比べるとそれぞれ５個ずつ倍数を多く発生し、またこ
れらの倍数を除算だけの場合と比べて多く樹木状桁上げ
保留加算器手段４１１ 、４１２では入力していること
。
乗算時には樹木状桁上げ保留力ａ算手段４１１ 、４１
２の出力は被乗数と乗数の上半分の槓、被乗数と乗数の
下半分の積に対応しているのでこれらを加える場合に桁
合わせ手段４１３ 、４１４で桁合わせをおこなうこと
。乗算の結果は桁上げ伝播加算手段４１９より直接取り
出すことができるので、選択回路４２６により、桁上げ
伝播加算手段４１９の出力する乗算結果と桁上げ伝播加
算手段４２５の出力する除算結果を選択していること。
２の出力は被乗数と乗数の上半分の槓、被乗数と乗数の
下半分の積に対応しているのでこれらを加える場合に桁
合わせ手段４１３ 、４１４で桁合わせをおこなうこと
。乗算の結果は桁上げ伝播加算手段４１９より直接取り
出すことができるので、選択回路４２６により、桁上げ
伝播加算手段４１９の出力する乗算結果と桁上げ伝播加
算手段４２５の出力する除算結果を選択していること。
以上が乗算を実行するために追加されている。なお、選
択回路４２６では２°ビツトを“１”とするための正規
化を行っている。この例に示すように本発明は整数の演
算だけではなく、浮動小数点演算の仮数部の演算に対し
ても適用できる。
択回路４２６では２°ビツトを“１”とするための正規
化を行っている。この例に示すように本発明は整数の演
算だけではなく、浮動小数点演算の仮数部の演算に対し
ても適用できる。
発明の効果
以上のように、本発明によれば、倍精度のデータを高速
に処理するために大規模の乗算器を装備した場合に、単
精度の積和計算を小量のハードウェアの追加により高速
に実行でき、また、乗算器を利用して除算Ｉ！Ｉ能を付
加する場合に一番ハードウエアの物量を必要とする倍数
発生手段と樹木状桁上げ保留加算手段を共通化できるの
で、データ処理装置の高ａ！Ｉ能化、高速化に効果があ
る。
に処理するために大規模の乗算器を装備した場合に、単
精度の積和計算を小量のハードウェアの追加により高速
に実行でき、また、乗算器を利用して除算Ｉ！Ｉ能を付
加する場合に一番ハードウエアの物量を必要とする倍数
発生手段と樹木状桁上げ保留加算手段を共通化できるの
で、データ処理装置の高ａ！Ｉ能化、高速化に効果があ
る。
第１図は本発明による第１の実施例の演算装置の構成を
示すブロック図、第２図は倍数の間の位を図式的に示す
図、第３図は本発明による第２の実施例の演算装！の構
成を示すブロック図、第４図は本発明による第３の実施
例の浮動小数点乗除算器の仮数部を処理する部分の構成
を示すブロック図である。 １．２．２１・・・被乗数レジスタ、３．４．２２．２
３・・・乗数レジスタ、５，６・・・被乗数選択手段、
７゜８、２４．２５・・・倍数発生手段、９ 、１０．
２６．２７・・・樹木状桁上げ保留加算手段、１１．１
２．２８．２９・・・桁合わせ手段、１３．１４．３０
．３１・・・桁上げ保留加算手段、１５、３２・・・部
分桁上げレジスタ、１６．３３・・・部分和レジスタ、
１７．３４・・・桁上げ伝播加算手段。 第１図 第２図 第３図 第４１”、４
示すブロック図、第２図は倍数の間の位を図式的に示す
図、第３図は本発明による第２の実施例の演算装！の構
成を示すブロック図、第４図は本発明による第３の実施
例の浮動小数点乗除算器の仮数部を処理する部分の構成
を示すブロック図である。 １．２．２１・・・被乗数レジスタ、３．４．２２．２
３・・・乗数レジスタ、５，６・・・被乗数選択手段、
７゜８、２４．２５・・・倍数発生手段、９ 、１０．
２６．２７・・・樹木状桁上げ保留加算手段、１１．１
２．２８．２９・・・桁合わせ手段、１３．１４．３０
．３１・・・桁上げ保留加算手段、１５、３２・・・部
分桁上げレジスタ、１６．３３・・・部分和レジスタ、
１７．３４・・・桁上げ伝播加算手段。 第１図 第２図 第３図 第４１”、４
Claims (1)
- 【特許請求の範囲】 １、ｉ、ｊ、ｋ、ｌを正の整数として、被乗数（ｉ＋ｊ
）ビットに対して乗数（ｋ＋ｌ）ビットを掛けて積を求
める計算と、被乗数ｉビットに対して乗数ｋビットを掛
けるとともに被乗数ｊビットに対して乗数ｌビットを掛
け、それらの積の和を求める計算との２種の計算を行な
う演算装置であり、かつ乗数を重複走査して被乗数の倍
数を所定の個数発生させる倍数発生手段と、上記倍数発
生手段の出力する倍数を加算して部分桁上げと部分和を
出力する樹木状に構成された複数の桁上げ保留加算手段
からなる樹木状桁上げ保留加算手段とを、乗数ｋビット
と乗数ｌビットに対応して２面設けるとともに、上記２
面の樹木状桁上げ保留加算手段の出力を加算するための
２個の桁上げ保留加算手段と１個の桁上げ伝播加算手段
とを備えた演算装置であつて、上記倍数発生手段の入力
となる被乗数を選択する手段と、乗数ｌビットに対応す
る樹木状桁上げ保留加算手段の出力する部分桁上げと部
分和を、乗数ｋビットに対応する樹木状桁上げ保留加算
手段の出力する部分桁上げと部分和に、上記２種の演算
に対応して加算するための折合わせ手段を設けたことを
特徴とする演算装置。 ２、ｊ、ｋ、ｌを正の整数として、被乗数ｊビットに対
して乗数（ｋ＋ｌ）ビットを掛けて積を求め計算と、被
乗数ｊビットに対して乗数ｋビットを掛けるとともに被
乗数ｊビットに対して乗数ｌビットを掛け、それらの積
の和を求める計算との２種の計算を行なう演算装置であ
り、かつ乗数を重複走査して被乗数の倍数を所定の個数
発生させる倍数発生手段と、上記倍数発生手段の出力す
る倍数を加算して部分桁上げと部分和を出力する樹木状
に構成された複数の桁上げ保留加算手段からなる樹木状
桁上げ保留加算手段とを、乗数ｋビットと乗数１ビット
に対応して２面設けるとともに、上記２面の樹木状桁上
げ保留加算手段の出力を加算するための２個の桁上げ保
留加算手段と１個の桁上げ伝播加算手段とを備えた演算
装置であつて、乗数ｌビットに対応する樹木状桁上げ保
留加算手段の出力する部分桁上げと部分和を、乗数ｋビ
ットに対応する樹木状桁上げ保留加算手段の出力する部
分桁上げと部分和に、上記２種の演算に対応して加算す
るための桁合わせ手段を設けたことを特徴とする演算装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314834A JPH04184530A (ja) | 1990-11-20 | 1990-11-20 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2314834A JPH04184530A (ja) | 1990-11-20 | 1990-11-20 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04184530A true JPH04184530A (ja) | 1992-07-01 |
Family
ID=18058162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2314834A Pending JPH04184530A (ja) | 1990-11-20 | 1990-11-20 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04184530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0650115A1 (en) * | 1993-10-21 | 1995-04-26 | Kabushiki Kaisha Toshiba | Multiplier capable of calculating double precision, single precision, inner product and multiplying complex numbers |
-
1990
- 1990-11-20 JP JP2314834A patent/JPH04184530A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0650115A1 (en) * | 1993-10-21 | 1995-04-26 | Kabushiki Kaisha Toshiba | Multiplier capable of calculating double precision, single precision, inner product and multiplying complex numbers |
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