JPH0418471B2 - - Google Patents

Description

請求の範囲 １ 上側表面上あるいは表面内に搭載された各々
が導電領域を含む集積回路チツプ６６を持つウエ
ーハ５４から構成されるウエーハスケール集積ア
センブリにおいて、 該ウエーハの該上側表面上に導電パターン５
８，６８，７２が横たわり、該パターンが該導電
領域に（６３，７０，８６を介して）接続された
部分及び該アセンブリの端子を構成する他の部分
８７，５８を含み、 該ウエーハの下側表面上に導電層５６が存在
し、該ウエーハが該導電層５６と該導電パターン
部分の１つ６８の間に有効な電気的接続を与える
のに十分に導電性であることを特徴とするアセン
ブリ。

２ 請求の範囲第１項に記載のアセンブリにおい
て、該上側表面がその上に該導電パターン部分の
該１つの下を除いて誘電層６０を含むことを特徴
とするアセンブリ。

３ 請求の範囲第１項に記載のアセンブリにおい
て、該導電パターンが該誘電層上の互いに絶縁さ
れた間隔を持つ比較的小さな面積の部分７２及び
該誘電層の主要な部分を覆う連続した比較的大き
な面積の部分５８を含むことを特徴とするアセン
ブリ。

４ 請求の範囲第３項に記載のアセンブリにおい
て、該大きな面積の部分及び該導電層が該アセン
ブリのパワー及びアース導体を構成し、該大きな
面積の部分、該誘電層及びウエーハが該導電層と
一体となつてそれぞれ該アセンブリの減結合コン
デンサの片方のプレート、誘電体及び他方のプレ
ートを構成することを特徴とするアセンブリ。

５ 請求の範囲第４項に記載のアセンブリにおい
て、該導電パターンが互いに絶縁された間隔を持
つレベルにＸ−信号リード７４及びＹ−信号リー
ド７６を含むことを特徴とするアセンブリ。

発明の背景 本発明は集積回路チツプ、より詳細には相互接
続されたチツプのアセンブリに関する。

複数の半導体チツプを相互接続するために半導
体ウエーハ上にリソグラフイツク的に形成された
導体のパターンを使用することが知られている。
ある場合は、相互接続されるチツプはウエーハの
表面上、あるいはウエーハ表面内に形成された後
退部に搭載される。またある場合は、チツプがウ
エーハの一部としてウエーハ内に形成される。こ
こでは、これら及び類似の構成の全てがウエーハ
スケール集積（WSI）アセンブリと呼ばれる。

WSIアセンブリでは、ウエーハの１つの表面上
に形成された導電パターン内に広い面積のパワー
及びアース導体を含む必要がある。電気的に見た
場合は、それぞれ異なるレベル内に別個のパワー
金属化層平面とアース金属化層平面を提供するこ
とが理想である。しかし、典型的には、アセンブ
リ内に別個のＸ−信号金属化層レベルとＹ−信号
金属化層レベルが必要であるため電気的に理想的
な構造はウエーハの１つの表面上に４つの別個の
金属化層レベルを含むこととなる。しかし、この
４レベル金属化層構造は製造の面から見た場合は
非常に複雑となる。

従つて、実際には、ある現実的なWSIアセンブ
リはウエーハの１つの表面上に形成された３レベ
ル金属化層構造の１つの共通平面内に互いに適当
に分離された大きな面積のパワー導体及びアース
導体を含む。この構造は電気的には理想的でない
が、４レベル金属化層構造と比較して製造が簡単
でコストも低くなる。

事実上、全てのWSIアセンブリには減結合コン
デンサが必要である。ウエーハ上の個々のチツプ
の下あるいはチツプに隣接するようにこのコンデ
ンサを提供することが知られている。。高速動作
のためには、これらコンデンサが対応するチツプ
とできるだけ接近して位置することが重要であ
る。しかし、減結合コンデンサとそれと関連する
チツプの間に延びる比較的に短かなリードでも非
常に高速の回路の性能に悪影響を与えるのに十分
なインダクタンスを持つ。これに加えて、複数の
個々のコンデンサの固有インダクタンスもWSIア
センブリ内に含まれる回路の動作速度を制限する
傾向を持つ。

本発明は改良された構造及び性能を持つWSIア
センブリを提供する。シリコンウエーハが比較的
高い導電性を示すように高濃度にドープされる。
このウエーハの上側表面を覆うように実質的に平
担で連続した金属化層が形成される。この上側面
を覆うように間隔を持つＸ−及びＹ−信号金属化
層が形成される。従つて、こうして得られるWSI
アセンブリはウエーハの上側面上に３つの金属化
層を含み、ウエーハの下側面上に１つの金属化層
を含む。アセンブリの相互接続されたチツプはウ
エーハの上側面上に含まれる。

このアセンブリはまた上側面金属化層の主要部
分の下側に横たわる誘電層を含む。この層はウエ
ーハサイズコンデンサの片方のプレートを構成す
る。導電性のウエーハ自体及び下側表面上の層が
このコンデンサの他方のプレートを構成する。従
つて、チツプ上のパツドと上側面上の層との間に
電気接続が行われるたびに、ウエーハサイズコン
デンサも低インダグタンスにてチツプに接続され
有効な減結合を提供する。

【図面の簡単な説明】

第１図は従来のWSIアセンブリの一般化された
全体図； 第２図は第１図のタイプのアセンブリのために
従来まで提案されてきた３層金属化構造を簡略的
に示す図； 第３図は第２図のアセンブリのこれを構成する
チツプの１つの付近の部分を示す図； 第４図は本発明に従つて製造されるWSIアセン
ブリの部分の詳細を示す図；そして 第５図は第４図のアセンブリのより広い部分の
一般化された全体図を示す。

詳細な説明 第１図に示される従来のWSIアセンブリは約
500マイクロメートル（μｍ）の厚さｔを持つシ
リコンから成るウエーハ１０を含む。一例とし
て、ウエーハ１０は一辺が約7.5センチメートル
（cm）の正方形である。従来のウエーハ１０の固
有抵抗は比較的高く、例えば、10オーム−センチ
メートル以上である。

アセンブリの相互接続の目的には、通常、正方
形のウエーハが好ましい。ただし、有効なウエー
ハ面積を最大にするために、場合によつては、例
えばIEEEトランザクシヨン オン エレクトロ
ン デバイス（IEEE Transaction on Electron
Devices）、Vol.ED−27、No.８、1980年８月号、
ページ1612に掲載の論文〔１メガビツトフルウエ
ーハMOS RAM（Ａ １−Mbit Full Wafer
MOS RAM）〕のページ1619の第１３図に示され
るような角が丸められた概むね正方形のウエーハ
が使用されることもある。

第１図のアセンブリには複数の標準の集積回路
チツプ１２が含まれる。好ましくは、これらチツ
プもシリコンから製造し、熱膨張係数が一致する
チツプ／ウエーハアセンブリを得る。一例とし
て、個々のチツプも約500μｍの厚さの一辺が約
0.6cmの正方形とされる。

第１図に示されるアセンブリ内にチツプ１２を
組み込むためのさまざまな方法が考えられる。こ
こに説明される方法は従来の下向きはんだ球ボン
デイングを使用する。この方法においては、個々
が約50μｍの高さ及び約125μｍの直径を持つマイ
クロミニチユアはんだ柱が個々のチツプの面上の
ボンデイングパツドをウエーハ１０の上面に形成
された３レベル金属化層構造１４（第１図）内に
含まれるリソグラフイツク的に定義された導体に
接続するために使用される。

第１図に示されるWSIアセンブリは標準のパツ
ケージ１６と関連するものとして示される。一例
として、このパツケージはウエーハ１０の上側の
金属化層構造１４の周囲部分と電気接触を行うた
めの手段（図示なし）を含む。このパツケージは
また典型的にはアセンブリを冷却するための適当
な熱シンキング構造を持つ。

第１図に示される標準の金属化層構造１４は互
いに絶縁された３つのレベルを持つ。第２図との
関連で下に詳細に説明される１つのレベルは間隔
を持つ平らなパワー及びアース導体を含む。他の
２つのレベルはそれぞれ信号導体を含む。典型的
には、これらレベルの１つの中の信号導体は全て
互いにＸ方向に平行に配列され、もう１つのレベ
ル内の導体は互いにＹ方向に平行に配列される。
これらＸ−信号及びＹ−信号導体は、例えば、そ
れぞれ約2μｍの厚さ及び10から20μｍの幅を持
つ。

標準の集積回路製造技術によつて選択されたＸ
−信号及びＹ−信号導体間並びに選択された信号
導体と第１図の構造１４内に含まれるパターン化
されたパワー／アース金属化層の部分の間の接続
が行われる。これらパターン化された部分及びパ
ワー／アース金属化層からチツプ搭載箇所内のコ
ンタクト領域への相互接続が形成される。従つ
て、チツプがウエーハサイズの相互接続アセンブ
リ（例えば、下向きはんだ球ボンデイングアセン
ブリ）内に取り付けられると、このアセンブリに
よつてチツプ上のボンデイングパツドがWISアセ
ンブリのパワー、アース、Ｘ−信号あるいはＹ−
信号導体の選択されたものに接続される。

第２図は間隔を置かれた広面積平担導体１８及
び２０を含む一例としての単一レベルパワー／ア
ース金属化パターンを示す。一例として、導体１
８は示されるWSIアセンブリのパワー導体を構成
し、導体２０はアセンブリのアース導体を構成す
る。第２図に示されるように、これらパワー及び
アース導体の部分は搭載された９個のチツプ２１
から２９の各々を包囲する。

第２図には前述のパワー／アースレベルの上側
の金属化層レベル内に形成される２つのＸ−信号
リードが点線３１及び３１によつて簡略的に示さ
れる。同様に、第２図にはもう１つのパワー／ア
ースレベルの上側の金属化層レベル内に形成され
る２つのＹ−信号リードが点線３２及び３３によ
つて示される。

第２図に示されるWSIアセンブリを含む総合シ
ステム内においては、導体２０が基準電位のポイ
ント、例えば、ｄ−ｃアース電位に接続される。
導体１８はアース電位より正（あるいは負）の電
位に接続される。しかし、通常、導体１８も減結
合コンデンサを介してアースに接続されるため、
導体１８はこれによつてａ−ｃアース電位に保持
される。

理想的には、信号リード３０から３３は連続の
アース平面の上に横たわるべきである。この理想
的な構造においては、リード３０から３３内を伝
播する信号のひずみは最小限となる。

しかし、第２図から明らかなごとく、実際に示
されるWSIアセンブリの代表としてのリード３０
から３３はパワー及びアース導体１８及び２０を
含む下側の金属化層レベル内の不連続面の上に横
たわる。例えば、信号リード３３に関しては、こ
れら不連続面は下側の金属化層内の切れ目の所で
発生する。これら切れ目の箇所は第２図において
参照番号３４から４３によつて示される。下側の
金属化層内にこれら及び類似の不連続面が存在す
るために第２図に示されるＸ及びＹリード内を伝
播する信号はひずみを受ける。システムによつて
は、このひずみが所望の動作に致命的な影響を与
える。

前述の減結合コンデンサを実現する１つの標準
的な方法が第３図に簡略的に示される。第３図は
第２図の搭載チツプ２２の付近のパワー及びアー
ス導体の部分を拡大して示す。より詳細には、第
３図はチツプ２２の下側の減結合コンデンサを表
わす。このコンデンサは点線の輪郭によつて示さ
れ参照番号４４を持つ。

減結合コンデンサ４４（第３図）を実現する１
つの方法としては、チツプ２２の下側に二酸化ケ
イ素、酸化タンタルあるいは他の適当な誘電体に
よつて分離された２つの金属プレートを提供す
る。別の方法としては、このコンデンサの底プレ
ートが下側のシリコンウエーハの局所化された部
分を適当にドーピングすることによつて得られ
る。いずれの場合も、この狭面積コンデンサ内に
所望の減結合キヤパシタンスを提供するのに必要
とされる誘電材質の厚さは、通常、たつた約400
オングストローム以下である。

しかし、実際には、第１図から第３図に示され
るタイプのWSIアセンブリ内のコンデンサ構造内
の厚さ400オングストロームの誘電材質層はやつ
かいなピンホールを持つことが知られている。こ
れらピンホールに金属が入いり、このためコンデ
ンサ構造内でプレート間に短絡が発生する。コン
デンサ誘導体内にこのようなピンホールが存在す
ると、高信頼性高速アセンブリを経済的に製造す
るのに大きな支障を来すことが知られている。

これに加えて、ここに説明のタイプの標準WSI
アセンブリではチツプの下側の減結合コンデンサ
の各々のプレートをアセンブリの隣接するパワー
及びアース導体に接続する必要がある。従つて、
第３図に簡略的に示されるように、多重リードが
コンデンサ４４の対応するプレートをパワー及び
アース導体１８及び２０に接続するようにリソグ
ラフイツク的に定義される。一例として、リード
４６から４８はコンデンサ４４の片方のプレート
をパワー導体１８に接続し、そしてリード５０か
ら５２はコンデンサの他方のプレートをアース導
体２０に接続する。

比較的に短かなリード、例えば、第３図のリー
ド４６から４８及び５０から５２のインダクタン
スでさえも高性能WSIアセンブリの制約となる。
より詳細には、これらリードのインダクタンスは
このアセンブリの高速動作性能に望ましくない制
約を課す。

第４図は本発明に従つて製造されたWSIアセン
ブリの部分を示す。

一例として、第４図のアセンブリは厚さ約
500μｍ及び一辺が約7.5cmの正方形の単結晶シリ
コンウエーハ５４を含む。ウエーハ５４はこれを
相対的に導電性にするために高濃度にドープされ
る。一例として、ウエーハ５４はｎ−タイプ不純
物、例えば、ヒ素にて、約10¹⁹原子／立方センチ
メートルのレベルまでドープされる。好ましく
は、このドーピングは後にシリコンウエーハがカ
ツトされるシリコンインゴツトを製造するときに
行われる。このドーピングはウエーハ５４に約
0.006オームセンチメートルの比較的低い固有抵
抗を移植する。一般に、約0.01オームセンチメー
トル以下のウエーハ固有抵抗が使用される。

導電層５６、例えば、2μｍ厚のアルミニウム
層が第４図のウエーハ５４の底面全体に被着され
る。この平担な層５６はアセンブリに対する連続
アース導体として機能し、これに加えて、アセン
ブリ内に含まれるウエーハサイズ減結合コンデン
サの片方のプレートの一部を構成する。

金属層５６（第４図）は同一の材質及び厚さの
もう１つの層がウエーハ５４の上側面上に被着さ
れるのと同一の処理ステツプにおいてウエーハ５
４の下側面に被着される。従つて、一例として、
前述の2μｍ厚のアルミニウム層５６がアセンブ
リの層５８が被着されるのと同時に被着される。
層５８は広面積平担パワー導体を構成する。この
パワー導体の平担さは、典型的には、搭載チツプ
の真下の領域あるいはこれに直接に隣接する領域
においてのみ中断される。

重要なことに、層５６及び５８（第４図）は同
時にウエーハ５４の両面に被着されるため、被着
の最中あるいは後にウエーハ５４にそりが発生す
る可能性が大きく減少される。この長所は層５６
及び５８がウエーハ５４に互いに相殺するような
力を与えることからえられる。結果として、ウエ
ーハ５４の平担な上側面にひずみを与える正味の
力が全くあるいは殆んど作用しない。

例えば、熱的に成長された二酸化ケイ素の厚さ
1500オングストロームの層から構成される誘電層
６０が導電層５８の主要部分の真下に横たわる。
層６０は（例えば、400オングストロームと比較
して）比較的に厚いため優れた実質的にピンホー
ルを持たない誘導体を構成する。

ただし、この比較的厚い誘電層６０がこの大き
な面積を通じて完全にピンホールが存在しないよ
うに製造できなくても、実用的には、この誘電体
を含むコンデンサ構造を簡単に修復することがで
きる。この修復は、例えば、この構造にピンホー
ルを満たす任意の金属を蒸発するのに十分な制御
電流を加えることによつて行われる。

第４図の層６０は上側プレートがパワー導体５
８である広面積減結合コンデンサの誘導体を含
む。前述のごとく、このコンデンサのパワープレ
ートは高度にドープされたウエーハ５４及びアー
ス導体５６を含む。このコンデンサの面積が広い
ことによつて、この誘電層が比較的厚くても
（1500オングストローム）、この構造は所望の大き
な値の減結合キヤパシタンスを実現できる。

結果として、前述のコンデンサは第４図のウエ
ーハ５４の事実上、全体に分散することとなる。
パワー導体を延びるところにはすべて下側に減結
合コンデンサが存在する。従つて、塔載チツプ上
のボンデイングパツドとパワー導体５８の間に接
続が行われるたびに、減結合キヤパシタンスが同
時にこのパツドに直接に接続される。これが第４
図に示されるが、ここで、はんだ球６２及び６４
がチツプ６６上のパツドとパワー導体５８の部分
の間に存在する（実際には、典型的には個々のチ
ツプと導体５８の間に複数のこのようなパワー接
続が行われる）。

パツドと前述のウエーハサイズコンデンサの間
の唯一の“リード”は本質的に非常に小さいイン
ダクタンスを持つはんだ球自体である。さらに、
この広面積コンデンサのフリンジフイールドの規
模は従来から提案されているタイプの多重離散小
面積コンデンサと関連するフイールドの規模より
小さい。従つて、ここに示されるコンデンサはよ
り優れた高速特性を示す。

一例として、第４図のパワー導体５８内にリソ
グラフイツク的に定義される不連続面はチツプ６
６の真下に存在する。このタイプの不連続面はチ
ツプ６６上のパツドとアース導体５６の間のアー
ス接続を達成するために作られる。従つて、第４
図に示されるごとく、パワー導体層が上に被着さ
れる前に誘導層６０の部分がウエーハ５４の表面
部分から除去される。結果として、パワー導体層
が隔離された金属領域、例えば、領域６８を提供
するようにパターン化される。

導体領域６８は下側面に形成されたアース導体
５６を持つ高濃度にドープされたウエーハ５４上
に直接に置かれるため領域６８は図示されるWSI
アセンブリ内の上側面のアース部分を構成する。
はんだ球７０はチツプ６６上のメーテイングパツ
ドを比較的低インダクタンクにてアースに接続す
る。実際にろ、個々のチツプとアース導体５６の
間に複数のこのようなアース接続が行われる。

本発明の１つの実施態様においては、個々のア
ース接続、例えば、第４図の領域６８は一辺が約
1.25mmの比較的大きな面積の上側面を持つ。結果
として、領域６８とアース導体５６の間で測定さ
れる抵抗は比較的低くなる（一例としては、たつ
た約19ミリオームである）。

これに加えて、前述したごとく、個々のチツプ
は典型的には複数のアース接続を含むためウエー
ハ５４を通じて下側面上の導体５６に向かう複数
の並列のアース経路の正味総抵抗は何倍も低くな
る。一例として、個々のチツプに８個のアース接
続が提供される例においては、個々のチツプと関
連するアース接続と下側面上の導体５６の間の正
味抵抗はたつた約2.4ミリオームである。ウエー
ハ５４内に使用される実際のドーピングレベルは
WSIアセンブリのチツプが製造される特定の技
術、チツプ回路に要求されるノイズマージン、チ
ツプ回路の指定の動作パワーレベル等に依存す
る。幾つかの理由によつて、ウエーハ５４の部分
の導電率を制限する必要があるときは、単に金属
領域６８と下側面上の層５６の間の導電率を高め
るためにウエーハの選択された部分のみを高濃度
にドープすることによつてこれを達成することが
できる。

第４図には被着されたパワー導体層内にリソグ
ラフイツク的に定義されるもう１つのタイプの不
連続面が示される。このタイプの不連続面は誘電
層６０上に隔離された金属領域を提供する。これ
ら領域はＸ−及びＹ−信号リードを塔載チツプ上
のボンデイングパツドに接続するための手段を提
供する。このような領域の１つである領域７２が
第４図に示される。

第４図はさらに一例としてのWSIアセンブリ内
に含まれる多重Ｘ−信号リードの１つの導体７４
及び多重Ｙ−信号リードの１つの導体７６を示
す。一例として、これらリードは導電材質、例え
ば、アルミニウム内にリングラフイツク的に定義
される。このリードは典型的には約2μｍの厚さ
及び10から20μｍの幅を持つ。

誘電層７８（第４図）が導体７４を含むＸ−信
号リードと領域５８、６８及び７２を含む導電層
の間に置かれる。さらに、もう１つの誘導層８０
がＸ−信号金属化層レベルをＹ−信号金属化層レ
ベルから分離する。一例として、これら誘電層の
各々は５から20μｍの厚さのポリイミド材質の層
を含む。この比較的厚い低誘電定数材料はＸ−及
びＹ−信号リードがそれと関連する比較的低い値
の寄生キヤパシタンスを持つことを保証する。重
要なことに、これはこの新規のアセンブリの高速
性能特性を向上させる。

異なるレベルの２つの信号リードが互いに接続
され第４図のチツプ６６上のパツドに接続される
ように設計された一例においては、Ｙ−信号導体
７６が金属によつて８２を介してＸ−信号導体７
４に接続される。一方、導体７４は導電部分８４
によつて領域７２に接続される。こうして、導体
７４及び７６が電気的に互いに及び領域７２に接
続される。さらに、はんだ球８６が領域７２をチ
ツプ６６上に含まれるボンデイングパツドの指定
された１つに接続する。

一例としての第４図のアセンブリの重要な長所
はこの信号リードが可能であるかぎり広面積導体
５８の切れ目がなく、従つて、連続するａ−ｃア
ース平面を構成する部分の上にくるように設計さ
れることである。このためこれら上に横たわるリ
ード内を伝播する信号のひずみが最小限にされ
る。

第４図はまた示されるWSIアセンブリが入力／
出力端子を含むことを簡略的に示す。絶縁層９１
の上側の一例としての端子８７がアセンブリの一
端に沿つて位置するのが示される。この端子によ
つて、WSIアセンブリが他のアセンブリ及び／あ
るいはシステム構成内に含まれる他の装置に接続
される。

第４図に簡略的に示される構造はWSIアセンブ
リ全体の１つのチツプの部分のみを構成する。用
途によつては、１つのアセンブリ内に100個もの
チツプが搭載及び相互接続される。特定のアセン
ブリ内のチツプは単に二極デバイス、金属酸化半
導体（MOS）デバイス、相補形MOSデバイス、
レーザーデバイス、インテグレーテイツドオプテ
イカルデバイス、等から構成されることも、ある
いはこれら異なるデバイスの幾つかないしすべて
から構成されることもある。

第５図は３個のチツプ８８から９０を含む本発
明によるアセンブリを示す。層９２は第４図に示
される３レベル金属化層（層７６、７４及び５８
−６８−７２）を簡略的に表わす。ウエーハ９４
は前述のごとく比較的高濃度にドープされている
ため点によつて示される。層９６は下面のアース
導体を表わす。最後に、WSIアセンブリの全体
が、例えば、コンタクト及び冷却機能を含む１つ
のパツケージの部分であるベース部材９８上に置
かれる。

各種の修正及び変更が可能である。例えば、他
のチツプ搭載方法を使用することも可能である。
つまり、チツプをウエーハ上に上向きに搭載し、
チツプとウエーハ間を通常のワイヤーボンデイン
グあるいはテープ自動ボンデイング法によつて接
続することもできる。あるいはチツプをウエーハ
内に形成された傾斜を持つ壁の後退部に搭載する
ことも、チツプをウエーハ自体の一部として製造
することもできる。後者の場合は、チツプとウエ
ーハ上の金属化パターンの間の接続はリソグラフ
イツク的に形成できる。

これに加えて、場合によつては、アセンブリの
下面の導体をパワー平面として使用し、ウエーハ
の上側面上の広面積金属化層をアース平面として
使用する方が好ましいこともある。

他の半導体材質を使用することもできる。さら
に、導体５６をウエーハの上側面上に直接形成す
ることもできる。上側面上の導体の上側の構造の
残りの部分は上に説明され第４図に示される構造
と同一であり、、誘電層６０によつて上側面上の
層５６と層５８が分離される。この構造もWSIア
センブリ内に簡単にアクセスできる広面積減結合
コンデンサを提供する。

これに加えて、通常、基板を指定の電位に保持
することが要求されるため個々のチツプの基板の
部分への接続を提供するために個々の下向きに塔
載されたチツプの反対、つまり上側面上に導電層
を被着することもできる。

さらに、チツプボンデイングパツドとパワー導
体層のパターン化された部分の間で直接に電気接
続を行うための各種の他の方法を使用することも
できる。例えば、チツプをアセンブリ内のウエー
ハ５４の上側面より高い所に塔載することもでき
る。この場合はチツプボンデイングパツドが多層
導電パターンの対応する上側部分に直接に接続さ
れる。これら部分はパワー導体層の上に置かれこ
れより絶縁される。次に導電バイアスあるいは他
の構造を使用してこれら上側部分がパワー導体層
の対応する部分に接続される。

これに加えて、他の誘電材質あるいは各種の誘
電材質の組合わせを使用することもできる。