JPS624863B2 - - Google Patents

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JPS624863B2
JPS624863B2 JP57192024A JP19202482A JPS624863B2 JP S624863 B2 JPS624863 B2 JP S624863B2 JP 57192024 A JP57192024 A JP 57192024A JP 19202482 A JP19202482 A JP 19202482A JP S624863 B2 JPS624863 B2 JP S624863B2
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JP
Japan
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capacitor
carrier
capacitor plate
chip
plate portion
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JP57192024A
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JPS58119664A (ja
Inventor
Oogasutasu Chansu Datsudorei
Binsento Koopukusei Jeraado
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of JPS58119664A publication Critical patent/JPS58119664A/ja
Publication of JPS624863B2 publication Critical patent/JPS624863B2/ja
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    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors incorporating printed capacitors
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/071—Connecting or disconnecting
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    • H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps

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  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 本発明の分野 本発明は、LSIチツプのパツケージングに係
り、更に具体的に云えば、チツプの近傍に配置さ
れて該チツプとの間に極めて小さいインダクタン
スの接続体を有している比較的高い値のキヤパシ
タを設けられたチツプ・キヤリアに係る。 従来技術 IBM Technical Disclosure Bulletin22、No.
12、5330〜１（1980年５月）に於けるNarken等
による“Low Capacitive Via Path Through
High Dielectric Constant Material”と題とする
論文は、多層構造体に於てキヤパシタの誘電体材
料中に延びる貫通路を有して直接チツプの下に配
置されている減結合キヤパシタについて記載して
いる。その装置は、上記構造体のインダクタンス
を最小限にする様に意図されている。 IBM Technical Disclosure Bulletin20、No.
９、3436〜７（1978年12月）に於けるLussowに
よる“Internal Capacitors and Resistors for
Multi−layer Ceramic Modules”と題する論文
は、未焼結シート構造体内に配置されたキヤパシ
タを有する多層セラミツク・モジユールについて
記載している。 従来技術はいずれも、キヤパシタへのリード中
の電流により生じた磁束を相殺するために相互に
反対方向に延びている整合された接続ワイヤを設
けることについては何ら提案していない。又、従
来技術はいずれも、製造後にキヤパシタのキヤパ
シタンスを変更するため又は欠陥を除去するため
に機械的に又はレーザにより容易に削除され得る
様に適合されている方法で接続されてキヤリアの
基体内に配置されている複数のキヤパシタ・プレ
ート部分を有するキヤパシタの形成についても何
ら提案していない。 本発明の概要 このように、従来のチツプ・キヤリアでは、キ
ヤパシタへのリードのような電気接続の導体を流
れる電流によつて磁束が生じてしまい、キヤリア
の電気特性を悪くしていた。それに、キヤパシタ
がそのプレート及び誘電体材料の欠陥によつて使
用できないなら、キヤリアは破棄されねばならな
かつた。また、キヤパシタが使用できたとして
も、キヤリアの製造後にキヤパシタのキヤパシタ
ンスを調整できないために、キヤリアのキヤパシ
タンスをを最適なものとすることができなかつ
た。 従つて、本発明は、次のようなことを解決課題
とするものである。即ち、そのような磁束がキヤ
リアの電気特性に及ぼす影響を最小限にするとと
もに、キヤリアの製造後に不良キヤパシタに対処
できしかもキヤリアのキヤパシタンスを調整でき
るようにすることである。 そのような課題を解決するために、本発明で
は、キヤリアの基体内に、少なくとも一方のプレ
ートを複数のプレート部分で構成したキヤパシタ
を設けるとともに給電再配線手段を設け、そし
て、キヤリアの基体表面に複数の削除可能な結合
手段を設け、さらに、それぞれが各結合手段へ対
応する各プレート部分と給電再配線手段とを接続
する一対の整合した導電性貫通路から成る複数の
接続手段を設けている。 このように、本発明では、少なくとも一方のプ
レートが複数のプレート部分で構成され、各プレ
ート部分がキヤリアの表面における削除可能な各
結合手段に接続されているので、各結合手段を削
除即ち切断することにより、プレート部分を単位
として、キヤリアの製造後に不良キヤパシタの分
離とキヤリアのキヤパシタンス調整を行なうこと
ができるようになつた。そして、キヤパシタへの
電気接続を含むキヤリア内での電気接続は、各結
合手段へ対応する各プレート部分と給電再配線手
段とを接続する一対の整合した導電性貫通路で行
なつているので、それらの導電性貫通路を互いに
反対方向に電流が流れることにより、生じる磁束
は相殺されてしまい、それ故に、磁束がキヤリア
の電気特性に及ぼす影響を最小限にすることがで
きるようになつた。 将来の高性能のパツケージは、同時スイツチン
グ・ノイズを抑制するために、モジユール上の減
結合キヤパシタを必要とする。その様なキヤパシ
タは、最小限のインダクタンス、理想的には零の
インダクタンスを有すべきである。本明細書に於
て開示されているキヤパシタは、従来知られてい
る如何なる技術の場合よりも小さいインダクタン
スを有している。その実現には、本発明の重要な
特徴である、キヤパシタのキヤパシタ薄膜部分に
於ける欠陥を修正し得ることが決定的に必要であ
る。 LSIチツプのためのキヤリアは該キヤリア中に
作り付けのキヤパシタ構造体を有している。その
キヤパシタは、該キヤリアの表面の平面に平行又
は垂直なキヤパシタ・プレートを有して、チツプ
の下に配置されている。そのキヤパシタは、好ま
しくは一対の平行な給電再配線手段の間の平面に
キヤパシタ・プレート部分の配列体を組立てるこ
とによつて形成され、一組の導電性貫通路の１つ
が上記給電再配線手段の１つとキヤリアのチツプ
支持表面上の削除可能な導電性結合手段との間に
接続されている。上記給電再配線手段は、整合さ
れた貫通路によりキヤパシタ・プレート部分の反
対側の表面に各々接続されており、一方の整合さ
れた貫通路は上記給電再配線手段に接続されてい
る導電性結合手段から下方に延びている。下部給
電再配線手段に接続されている他方の整合された
貫通路は、下部給電再配線手段からキヤパシタ部
分の下面へ直接延びている。従つて、キヤパシ
タ・プレート部分は、該キヤパシタ・プレート部
分の上及び下から互いに反対方向に整合されてい
る接続体によつて、非対称的に付勢される。更
に、上記キヤパシタは、相当な数のキヤパシタ・
プレート部分より成つている。上部の導電性結合
手段は、チツプ・キヤリア表面の金属接続体を削
除することにより、キヤパシタンスを修正するた
め又は欠陥を有するキヤパシタ・プレート部分を
除去するために、削除又は切断される。同様に、
除去されるべきキヤパシタ・プレート部分へのピ
ン接続が、適当なピンを除去することによつて、
破壊され得る。 更に、本発明によるLSI回路チツプ用キヤリア
は、該キヤリア中に作り付けのキヤパシタ構造体
を有しており、そのキヤパシタは、上記チツプを
支持するキヤリア表面の平面に平行である互いに
平行なキヤパシタ・プレートを有して、上記チツ
プの下に配置されている。本発明によるキヤリア
は、一対の平行な給電再配線手段の間に挿まれて
いる少くとも１つのキヤパシタ・プレート部分か
ら形成されそしてそれらのキヤパシタ・プレート
部分及び給電再配線手段はキヤリア表面に実質的
に平行であるキヤパシタを有していることを特徴
とする。 好ましくは、上記キヤパシタは、給電再配線手
段の間に配置された複数の相互接続されたキヤパ
シタ・プレート部分から形成される。各キヤパシ
タ・プレート部分は、キヤリア表面上の別個の接
続リンクに電気的に接続されている。各リンク
は、キヤパシタの欠陥を有するキヤパシタ・プレ
ート部分と欠陥を有していない他のキヤパシタ・
プレート部分との間の接続が容易に削除される様
に適合されている。 好ましくは、上記キヤリアは、少くとも１つの
チツプが接合されている上面を有している。その
キヤリアは、該キヤリアの基体内に延びている平
行なキヤパシタ・プレートを有して、チツプ位置
の下のレベルに配置されているキヤパシタ構断体
を含む。そのキヤパシタは、第１キヤパシタ・プ
レートを形成する単一のキヤパシタ・プレート部
分と、上記第１キヤパシタ・プレートと並置され
ている分割された相補的キヤパシタ・プレートを
形成する複数のキヤパシタ・プレート部分とから
成つており、それらの複数のキヤパシタ・プレー
ト部分は各々、該キヤパシタ・プレート部分から
キヤリア上面の対応する削除可能な接続ストラツ
プ（straps）へ接続されている少なくとも１つの
貫通路によつて接続されている。従つて欠陥を有
するキヤパシタ・プレート部分の１つのが、キヤ
リア上面に外部的手段を用いることにより、該キ
ヤパシタ・プレート部分が含まれている任意の回
路の接続から除去され得る。 好ましくは、キヤパシタ・プレート部分はキヤ
リア上面に実質的に整合れており、キヤリア上面
の削除可能な接続ストラツプは各々キヤリア内の
給電再配線手段に接続され、その給電再配線手段
は上記キヤリア上面と分割されている相補的キヤ
パシタ・プレートを形成するキヤパシタ・プレー
ト部分との間に配置されている。もう１つの給電
再配線手段が、相補的キヤパシタ・プレートの下
にもそれらのキヤパシタ・プレートと平行に配置
されている。それらのキヤパシタ・プレートは、
キヤリア上面に垂直な平面に配置されている。そ
のキヤパシタ構造体は、チツプ位置のすぐ下に配
置されている。 本発明によるチツプ・キヤリアの製造に於て
は、該チツプが装着されている表面の下に於ける
キヤリア内の一対のキヤパシタ・プレートに接続
されているピン及び貫通路を有する基板が設けら
れ、上記一方のキヤパシタ・プレートは複数のキ
ヤパシタ・プレート部分に分割されており、それ
らの各キヤパシタ・プレート部分はチツプ・パツ
ドへの接続手段に接続されている貫通路への削除
可能な接続ストラツプに接続される様にチツプ装
着面に達する貫通路を有している。キヤパシタの
キヤパシタ・プレート部分が欠陥を有すること又
は余分であることが解つたとき、それらのキヤパ
シタ・プレート部分のための接続ストラツプに於
ける接続が除去される。 本発明の好実施例 第１図は、チツプ１１の如きLSI電子回路チツ
プのためのパツケージ即ちキヤリア１０の一部を
示す概略図である。チツプ１１はキヤリア１０の
上面９に支持されている。チツプ１１の支持は、
該チツプを機械的に支持しそして該チツプに信号
及び電力の電気的接続を与える、恐らく数十個の
はんだボール接合部（Ｃ−４結合部）のうちの代
表的なものと示されている、はんだ接合部１２，
１３，１４，１５及び１６によつて与えられる。
本発明は主として、Ｃ−４結合部１３及び１４の
如きチツプ接続部に電力を供給するための回路に
係る。結合部１３は、キヤリア１０中に下方へ、
多層のガラス、重合体、ガラス−セラミツク、又
はセラミツクの材料の如き誘電体材料の層を経
て、電圧Ｖcに維持されている給電再配線手段２
２に延びる貫通路２１によつて接続されている。
給電再配線手段２２は、貫通路２３により、キヤ
リア１０の上面９に配置されている削除可能な接
続ストラツプ２４迄上方へ接続されている。接続
ストラツプ２４は、キヤパシタ・プレート部分２
６に欠陥が存在する場合に、給電再配線手段２２
を貫通路２５及びキヤパシタ・プレート部分２６
から切離すレーザ削除技術又は同種の技術によ
り、必要に応じて切断される様に適合されてい
る。キヤパシタ・プレート部分２６は、ピン２８
へ下方に延びる電力貫通路２７によつて外部のバ
イアス電圧源又は電源３０に接続されている。キ
ヤパシタ・プレート部分２６に欠陥がある場合、
ピン２８も装置から除去され得る。ピン２８は、
線２９によつて負の電源３０に接続されている。
下部キヤパシタ・プレート３３は、右側のキヤパ
シタ・プレート部分２６及び左側のキヤパシタ・
プレート部分４６の下に延びている。誘電体層８
０がキヤパシタ・プレート３３とキヤパシタ・プ
レート部分２６及び４６等との間に挿まれてい
る。下部キヤパシタ・プレート３３は、貫通路３
２（及び５２）、ピン６６（及び６７）並びに線
３１（及び５１）を経て電源３０により示されて
いる直流電源の正の端子に接続されている。キヤ
パシタ・プレート部分２６（及び４６）は、貫通
路２７（及び４７）、ピン２８（及び４８）、並び
に線２９（及び４９）を経て電源３０の負の端子
に接続されている。従つて、瞬間的電圧及び電力
の安定した源が、キヤリア１０の内部に於てより
近傍に設けられ得る。しかしながら、チツプへの
接続は、キヤパシタ・プレート部分２６（及び４
６）の如き欠陥を有するキヤパシタ素子が必要に
応じてて切離され得る様に間接的である。従つ
て、キヤパシタ・プレート部分２６（及び４６）
は、レーザ削除技術又は同種の技術により切断さ
れ得る接続ストラツプ２４（及び４４）へ貫通路
２５（及び４５）により接続されている。接続ス
トラツプ２４（及び４４）は、貫通路２１により
Ｃ−４結合部１３に接続されている、給電再配線
手段２２へ貫通路２３（及び４３）によつて接続
されている。実際には、或る所与のチツプに接続
されている多数のＣ−４結合部が給電再配線手段
２２へ接続され得る。第１図に於ては、説明を簡
便にするために、１つのその様な接続部しか示さ
れていない。 下部キヤパシタ・プレート３３は、単一の完全
体として示されているが、所望ならば分割され得
る。いずれの場合でも、キヤパシタ・プレート３
３は、誘電効果を減少させるために、電流の流れ
が平均に分配される様に広い間隔で配置されてい
る貫通路３４及び５４によつて、電圧Ｖtに接続
されている。貫通路３４及び５４は、電圧Ｖtに
於ける給電再配線手段３５に接続されている。或
る所与のＣ−４結合部１４への給電再配線手段３
５の接続は貫通路３６によつて与えられている。 はんだ接合部１６（及び１２）はフアン・アウ
ト線１７（及び１９）によりパツド１８（及び２
０）に接続されている。その様なパツドは、外部
的技術変更用の線へ又は線６０及び６１の如きｘ
−ｙ相互接続平面の接続体への接続に有用であ
る。その様な相互接続体は、当技術分野に於て周
知である。基準平面６２、給電再配線手段２２並
びに線６０及び６１は、条片状の導電性の線より
成る。 第２図は、第１図に於て端部が示されているキ
ヤパシタ・プレート部分２６及び４６を含む、電
圧Ｖcに於けるキヤパシタ・プレート部分の上面
図である。キヤパシタ・プレート部分２６及び４
６の底部に接続されている貫通路２７及び４７が
各々、点線で示されている、Ｖt平面３３及び３
５のドーナツ状の間隔及び前述の如くキヤリア１
０の基部に固定されそして貫通路２７及び４７に
接続されているピン２８及び４８により包囲され
て、点線で示されている。この矩形のキヤパシ
タ・プレートは８つの３角形のキヤパシタ・プレ
ート部分２６，４６及び７１乃至７６より成る。
ピン２８及び４８の如き素子を除くことによつて
そして前述の如く接続ストラツプ２４及び／若し
くは４４を切断することによりキヤパシタ・プレ
ート部分２６及び４６への貫通路２５及び４５並
びに他のキヤパシタ・プレート部分のための図示
されていない同様な貫通路による接続体の如き素
子を除くことによつて、任意のキヤパシタ・プレ
ート部分が回路から切離され得る。 第３図は、キヤパシタ・プレート部分２６，４
６並びに７１乃至７６を点線で示しており、キヤ
パシタ・プレート部分７１のための接続ストラツ
プ導体のみを示しているキヤリアの上面９の平面
図である。チツプ１１の下の領域も点線で示され
ている。５つの接続ストラツプ１２４乃至１２８
が示されている。挿入図に於て、削除可能なスト
ラツプ１２４は、上方の上面図に於て、約0.1mm
の幅及び約0.0076mmの厚さを有しそして約0.076
mmの間隔を置いて配置されている点線で示されて
いる貫通路９８及び９９を有している。下方の立
面図に於て、直径約0.025mmの貫通路９９が接続
ストラツプ１２４の下に示されている。 第４図は、本発明のもう１つの実施例による第
５図の線６−６に於ける垂直キヤパシタ装置の断
面を示す斜視図である。チツプ１１１及びＣ−４
結合部１１２乃至１１７が点線で示されている。
削除可能な接続ストラツプ１２４は貫通路２２３
及び２３０を有し、貫通路２３０はバス・バー２
２９に接続されている。バス・バー２２９は貫通
路２２７によりバス・バー２２８に接続され、バ
ス・バー２２８は、電圧Ｖcに於ける分割された
垂直キヤパシタ・プレート部分２２６へ、貫通路
２２５はよつて接続されている。そのＶcキヤパ
シタ・プレート部分は、削除可能な接続ストラツ
プ１２４をレーザにより削除すること等によつて
一体的Ｖtキヤパシタ・プレート１３９に関連す
る動作から除かれ得る。左側にも１つの削除可能
な接続ストラツプ２４４が示されており、接続ス
トラツプ２４４は貫通路及びバス・バーによりキ
ヤパシタ・プレート部分２４６への貫通路２４５
に接続されている。バス・バー１３８はバス・バ
ー１３７に接続され、バス・バー１３７及び貫通
路１３６は垂直Ｖtキヤパシタ・プレート１３９
に接続されている。 第５図は、第４図に於けるキヤリアの上層を除
去して、バス・バー２２９及び２５０を示してい
る部分的平面図である。 第６図は第５図の線６−６に於ける断面図であ
る。チツプ１１１が点線で示されており、削除可
能な接続ストラツプ１２４がレベルＶgの上にそ
して貫通路２２５がキヤパシタ・プレート部分２
２６に接続されて示されている。キヤパシタ・プ
レート部分２４６も貫通路２４５に接続されて示
されている。点線で示されている貫通路１３６
は、誘電体材料の層により離隔されてキヤパシ
タ・プレート部分２２６及び２４６と並置されて
いるＶtキヤパシタ・プレートに接続される様に
適合されている。
【図面の簡単な説明】
第１図は本発明による削除可能な接続ストラツ
プを有してキヤリア内に埋設されているキヤパシ
タ素子を有しているキヤリア内の接続体を示す概
略図、第２図は一部の相互接続体を平面図で示し
ている分割されたキヤパシタ素子を示す第１図の
キヤリアの断面図、第３図は１つのキヤパシタ・
プレート部分のための削除可能な接続ストラツプ
を示している第１図及び第２図のキヤリアの上面
を示す平面図、第４図は削除可能な接続ストラツ
プを有する本発明による分割された垂直キヤパシ
タ装置を示す斜視図、第５図は第４図のキヤリア
の接続バス・バーの断面を示す平面図、第６図は
第５図の線６−６に於ける第４図の構造体の立面
図である。 ９……キヤリアの上面、１０……キヤリア、１
１，１１１……チツプ、１２乃至１６，１１２乃
至１１７……はんだ接合部（Ｃ−４結合部）、１
７，１９……フアン・アウト線、１８，２０……
パツド、２１，２３，２５，２７，３２，３４，
３６，４３，４５，４７，５２，５４，９８，９
９，１３６，２２３，２２５，２２７，２３０，
２４５……貫通路、２２，３５……給電再配線手
段、２４，４４，１２４乃至１２８，２４４……
接続ストラツプ、２６，４６，７１乃至７６……
キヤパシタ・プレート部分、２８，４８，６６，
６７……ピン、２９，３１，４９，５１……線、
３０……電源、３３……下部キヤパシタ・プレー
ト、６０，６１……ｘ−ｙ相互接続平面の接続
体、６２……基準平面、８０……誘電体層、１３
７，１３８，２２８，２２９，２５０……バス・
バー、１３９……垂直Ｖtキヤパシタ・プレー
ト、２２６，２４６……垂直Ｖcキヤパシタ・プ
レート部分。

Claims (1)

  1. 【特許請求の範囲】 １ 集積回路チツプが表面に配置される基体と、 前記基体内に設けられた少なくとも一方のプレ
    ートが複数のプレート部分から成るキヤパシタ
    と、 前記基体内に設けられた給電再配線手段と、 前記基体の表面に設けられた複数の削除可能な
    結合手段と、 前記基体内に設けられた、それぞれが前記各結
    合手段へ対応する前記各プレート部分と前記給電
    再配線手段とを接続する一対の整合した導電性貫
    通路から成る複数の接続手段と、 を有するチツプ・キヤリア。
JP57192024A 1981-12-31 1982-11-02 チツプ・キヤリア Granted JPS58119664A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US336485 1981-12-31
US06/336,485 US4453176A (en) 1981-12-31 1981-12-31 LSI Chip carrier with buried repairable capacitor with low inductance leads

Publications (2)

Publication Number Publication Date
JPS58119664A JPS58119664A (ja) 1983-07-16
JPS624863B2 true JPS624863B2 (ja) 1987-02-02

Family

ID=23316305

Family Applications (1)

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