JPH04185113A - Ａ―ｄ変換回路試験装置 - Google Patents
Ａ―ｄ変換回路試験装置Info
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- JPH04185113A JPH04185113A JP2315322A JP31532290A JPH04185113A JP H04185113 A JPH04185113 A JP H04185113A JP 2315322 A JP2315322 A JP 2315322A JP 31532290 A JP31532290 A JP 31532290A JP H04185113 A JPH04185113 A JP H04185113A
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- 238000012360 testing method Methods 0.000 title claims abstract description 61
- 238000001514 detection method Methods 0.000 claims abstract description 12
- 238000006243 chemical reaction Methods 0.000 claims description 28
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 13
- 230000007704 transition Effects 0.000 claims description 3
- 230000010355 oscillation Effects 0.000 abstract description 4
- 238000005259 measurement Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明ＦｉＡ−Ｄ変換回路試験装置に関する。
最近のディジタル応用機器の普及に伴って、高速でかつ
直線性のよいＡ−Ｄ変換回路が望まれて小のアナログ遷
移電圧は、アナログ電圧の分解能として重要であり、そ
れを正確に測定すれば入出力特性の直線性やコード化誤
りも試験することができる。
直線性のよいＡ−Ｄ変換回路が望まれて小のアナログ遷
移電圧は、アナログ電圧の分解能として重要であり、そ
れを正確に測定すれば入出力特性の直線性やコード化誤
りも試験することができる。
第３図は従来のＡ−Ｄ変換回路試験装置の一例のブロッ
ク図、第４図は第３図のディジタル信号比較演算回路の
詳細ブロック図である。
ク図、第４図は第３図のディジタル信号比較演算回路の
詳細ブロック図である。
Ａ−Ｄ変換回路試験装置は、試験信号発生回路１０とパ
ルス回路２０及び論理回路３０から構成されている。
ルス回路２０及び論理回路３０から構成されている。
試験信号発生回路１０は、制御信号入力端子Ｔ１が論理
回路３０の制御信号端子Ｔ６に接続するディジタル試験
信号発生回路１１と、アナログ試験信号出力端子Ｔ２が
被測定Ａ−Ｄ変換変換回路４人０して構成されている。
回路３０の制御信号端子Ｔ６に接続するディジタル試験
信号発生回路１１と、アナログ試験信号出力端子Ｔ２が
被測定Ａ−Ｄ変換変換回路４人０して構成されている。
パルス回路２０は、ディジタル検出信号入力端子Ｔ３が
被測定Ａ−Ｄ変換回路の出力端と接続し、クロック入力
端がクロック回路２２の低速クロックロック信号出力端
子Ｔ７が被測定Ａ−Ｄ変換回路４０のクロック入力端に
接続するクロック回路２２とを有している。
被測定Ａ−Ｄ変換回路の出力端と接続し、クロック入力
端がクロック回路２２の低速クロックロック信号出力端
子Ｔ７が被測定Ａ−Ｄ変換回路４０のクロック入力端に
接続するクロック回路２２とを有している。
論理回路２０は、入力端をディジタル測定信号入力端子
Ｔ４に接続するメモリ回路３１と、一方の入力端がディ
ジタル測定信号入力端子Ｔ４に接続し、他方の入力端が
メモリ回路の出力端と接続するメモリ信号入力端子Ｔ５
に接続し．出力端が制御出力端子Ｔ・と接続するディジ
タル信号比較演算回路３２とから構成され、さらにこの
中のディジタル信号比較演算回路３２は、比較回路３３
に表示回路３４を接続して成っている。
Ｔ４に接続するメモリ回路３１と、一方の入力端がディ
ジタル測定信号入力端子Ｔ４に接続し、他方の入力端が
メモリ回路の出力端と接続するメモリ信号入力端子Ｔ５
に接続し．出力端が制御出力端子Ｔ・と接続するディジ
タル信号比較演算回路３２とから構成され、さらにこの
中のディジタル信号比較演算回路３２は、比較回路３３
に表示回路３４を接続して成っている。
次に、このＡ−Ｄ変換回路試験装置の動作を説明する。
１ｇ５図は第３図のＡ−Ｄ変換回路試験装置の動作を説
明するための各部の信号のタイミング図である。
明するための各部の信号のタイミング図である。
あらかじめ試験信号発振回路ｌＯのディジタル試験信号
８Ｄｉ （ ｉはｎを最大とする自然数）は、アナログ
試験信号ｓＡｉと直線的に対応し、かつそのディジタル
ステップｎは、測定精度を保つためＫ ＊ １１１１定
Ａ−Ｄ変換回路のディジタルステップｍよりも大きく設
定している。例えばここでは、フルスケール２■のアナ
ログ試験信号シーに対してｍが２５６のディジタルステ
ップを有する８ビツトの人−り変換回路を測定するので
、約１０倍の＃ｊ定精度を得る九めに、ｎｔ−ｍの２８
倍の２０４８にしている。
８Ｄｉ （ ｉはｎを最大とする自然数）は、アナログ
試験信号ｓＡｉと直線的に対応し、かつそのディジタル
ステップｎは、測定精度を保つためＫ ＊ １１１１定
Ａ−Ｄ変換回路のディジタルステップｍよりも大きく設
定している。例えばここでは、フルスケール２■のアナ
ログ試験信号シーに対してｍが２５６のディジタルステ
ップを有する８ビツトの人−り変換回路を測定するので
、約１０倍の＃ｊ定精度を得る九めに、ｎｔ−ｍの２８
倍の２０４８にしている。
まず、制御信号入力端子１が発振制御信号Ｏｃをを受け
ると、ディジタル試験信号発生回路１１は第１！目のデ
ィジタル試験信号ＳＤｉを発生し、Ｄ−人変換回路１２
に入力し、アナログ試験信号出力端子Ｔ８にディジタル
信号８Ｄｉと対応する第１番目のアナログ試験信号８Ａ
ｉを出力し、それを被測定Ａ−Ｄ変換回路４０の入力
端に与える。
ると、ディジタル試験信号発生回路１１は第１！目のデ
ィジタル試験信号ＳＤｉを発生し、Ｄ−人変換回路１２
に入力し、アナログ試験信号出力端子Ｔ８にディジタル
信号８Ｄｉと対応する第１番目のアナログ試験信号８Ａ
ｉを出力し、それを被測定Ａ−Ｄ変換回路４０の入力
端に与える。
被測定Ａ−Ｄ変換回路４ｏは、クロック端に２ ０ Ｍ
Ｈ ｚの高速クロック信号を受けて、ディジタル検出信
号入力端子１゛３を通して第１番目のディジタル検出信
号ＤＤｉをラッチ回路２３に入力する。
Ｈ ｚの高速クロック信号を受けて、ディジタル検出信
号入力端子１゛３を通して第１番目のディジタル検出信
号ＤＤｉをラッチ回路２３に入力する。
ラッチ回路２３は，高速クロック信号ＣＨとは非同期の
２００ｋＨｚの低速クロック信号ＣＬの立上シ時点１，
のディジタル検出信号ＤＤｉのレベルを保持して、第１
番目のディジタル測定信号Ｄｉをメモリ回路３１の入力
端及びディジタル測定信号入力端子Ｔ４を通ってディジ
タル信号比較演算回路３２の一方の入力端に供給する。
２００ｋＨｚの低速クロック信号ＣＬの立上シ時点１，
のディジタル検出信号ＤＤｉのレベルを保持して、第１
番目のディジタル測定信号Ｄｉをメモリ回路３１の入力
端及びディジタル測定信号入力端子Ｔ４を通ってディジ
タル信号比較演算回路３２の一方の入力端に供給する。
ディジタル信号比較演算回路３２の他方の入力端子には
メモリ信号入力端子Ｔｓを通ってメモリ回路３１から読
出されたディジタル試験信号の１デイジタルステツプ前
であるｌ第（ｊ−１）番目のディジタル測定信号Ｄｉ−
１が供給される。
メモリ信号入力端子Ｔｓを通ってメモリ回路３１から読
出されたディジタル試験信号の１デイジタルステツプ前
であるｌ第（ｊ−１）番目のディジタル測定信号Ｄｉ−
１が供給される。
ディジタル信号比較演算回路３２はこれら二つの入力信
号Ｄｉ及びＤ ｉ − １を比軟演算し、制御出力端子
Ｔ６から発振制御信号Ｏｃを出し、ディジタル試験信号
発生回路１１に第ｉ＋１番目のディジタル試験信号ＳＤ
ｉ＋１を発生させる。
号Ｄｉ及びＤ ｉ − １を比軟演算し、制御出力端子
Ｔ６から発振制御信号Ｏｃを出し、ディジタル試験信号
発生回路１１に第ｉ＋１番目のディジタル試験信号ＳＤ
ｉ＋１を発生させる。
第４表は説１１１１（Ｄ７ｔＪ６に各［４ＳＤｉ，ＡＤ
ｊ 、 ＩＤｊ 。
ｊ 、 ＩＤｊ 。
ＤＤｊ及びＤｉの関係を示す表である。
第１表
被測定Ａ−Ｄ変換回路のディジタルステップＪは試験回
路のディジタルステップｉに対して８進法の関係にある
ので、例えば丁度被測定ディジタル理想信号ＩＤｊが繰
上った時のディジタル試験信号を８Ｄｉとすると、ｉ＋
８はｊ＋ｌと対応するから、ＳＤ Ｉ −８Ｄ ｘ ＋
ｙ迄は、 ＩＤｊの値は変らないために比較回路３
２の差出力はな（、ＳＤｉ＋ｓではじめてＩ Ｄ ｊ
＋ｔと遷移するので、ＳＤｉ＋、とＳＤ凰＋７にそれぞ
れ相当する測定信号のＩＤｊ＋１とメモリは、比較器３
３の出力差が生じるディジタルステップｉの増加分を計
数して被測定Ａ−Ｄ変換回路４０に与えるアナログ電圧
のＳＡｊ＋８と５ＡｊＯ差として求められ、表示回路３
４はディジタルステップｉと差出力の有無をメモリし、
演算して表示をする〇 実際の測定ではｊの桁上げは被測定Ａ−Ｄ変換回路４０
の特性によシ８進法からずれるので、変換入出力特性の
直線性が求められる。
路のディジタルステップｉに対して８進法の関係にある
ので、例えば丁度被測定ディジタル理想信号ＩＤｊが繰
上った時のディジタル試験信号を８Ｄｉとすると、ｉ＋
８はｊ＋ｌと対応するから、ＳＤ Ｉ −８Ｄ ｘ ＋
ｙ迄は、 ＩＤｊの値は変らないために比較回路３
２の差出力はな（、ＳＤｉ＋ｓではじめてＩ Ｄ ｊ
＋ｔと遷移するので、ＳＤｉ＋、とＳＤ凰＋７にそれぞ
れ相当する測定信号のＩＤｊ＋１とメモリは、比較器３
３の出力差が生じるディジタルステップｉの増加分を計
数して被測定Ａ−Ｄ変換回路４０に与えるアナログ電圧
のＳＡｊ＋８と５ＡｊＯ差として求められ、表示回路３
４はディジタルステップｉと差出力の有無をメモリし、
演算して表示をする〇 実際の測定ではｊの桁上げは被測定Ａ−Ｄ変換回路４０
の特性によシ８進法からずれるので、変換入出力特性の
直線性が求められる。
上述した従来のＡ−Ｄ変換回路試験装置は、クロック回
路２２の低速クロック信４’ｔＣｔを高速クロック信号
ＣＨのように２０ ＭＨｚとすると、ラッチ回路２３を
高速に設計して経済性が損なわれるために、信号ＣＨと
非同期にして一般の低速のラッチ回路を用いているので
、低速クロック信号の立五す時点ｔｍが第５図の点線に
示すように丁度ディジタル検出信号ＤＤｉの反転過渡状
態に一致すると、ラッチ結果すなわちディジタル測定信
号Ｄｉが、非論理的な信号とな９、試験の誤差が大きい
という問題があった。
路２２の低速クロック信４’ｔＣｔを高速クロック信号
ＣＨのように２０ ＭＨｚとすると、ラッチ回路２３を
高速に設計して経済性が損なわれるために、信号ＣＨと
非同期にして一般の低速のラッチ回路を用いているので
、低速クロック信号の立五す時点ｔｍが第５図の点線に
示すように丁度ディジタル検出信号ＤＤｉの反転過渡状
態に一致すると、ラッチ結果すなわちディジタル測定信
号Ｄｉが、非論理的な信号とな９、試験の誤差が大きい
という問題があった。
本発明の目的は、異常ラッチ信号を検出して再トリガ信
号をラッチ回路に与え、試験確度を改善しｆｃＡ−Ｄ変
換回路試験装置を提供することにある０ 〔問題点を解決するための手段〕 本発明のＡ−Ｄ変換回路試験装置は。
号をラッチ回路に与え、試験確度を改善しｆｃＡ−Ｄ変
換回路試験装置を提供することにある０ 〔問題点を解決するための手段〕 本発明のＡ−Ｄ変換回路試験装置は。
（５）制御信号入力端子に与えられ九制御信号により、
単調に増加又は減少するように設定され次連続するディ
ジタルステップのディジタル信号を順次発生するディジ
タル試験信号発生回路と、アナログ信号出力端子が被測
定Ａ−Ｄ変換回路の入力端子に前記ディジタル信号に対
応するアナログ試験信号を与えるＤ−Ａ変換回路とを有
する試験信号発生回路、 （Ｂｌ 高速クロック信号を前記被測定Ａ−Ｄ変換回
路に４え、前記高速クロック信号と非同期の低速クロッ
ク信号を出力するクロック回路と、前記低速クロック信
号及びトリガ信号によシ前記被測定Ａ−Ｄ変換回路のデ
ィジタル検出信号を保持するラッチ回路とを有するパル
ス回路、ＩＣ）前記ラッチ回路の出力信号を記憶するメ
モリ回路と、一方の入力端子に前記出力信号を入力し、
他方の入力端子に前記メモリ回路に記憶されているディ
ジタル信号を読出して入力し、これら二つのディジタル
信号を比較演算し、その結果が所定値の場合には前記試
験信号発生回路に制御信号を与えて被測定Ａ−Ｄ変換回
路の最小アナログ遷移電圧を検出するディジタル信号比
較演算回路と、その結果が所定値を超えた場合には検出
異常と判断し、前記ラッチ回路に前記トリガ信号を与え
る再トリガ回路とを有する論理回路、 を含んで構成されている。
単調に増加又は減少するように設定され次連続するディ
ジタルステップのディジタル信号を順次発生するディジ
タル試験信号発生回路と、アナログ信号出力端子が被測
定Ａ−Ｄ変換回路の入力端子に前記ディジタル信号に対
応するアナログ試験信号を与えるＤ−Ａ変換回路とを有
する試験信号発生回路、 （Ｂｌ 高速クロック信号を前記被測定Ａ−Ｄ変換回
路に４え、前記高速クロック信号と非同期の低速クロッ
ク信号を出力するクロック回路と、前記低速クロック信
号及びトリガ信号によシ前記被測定Ａ−Ｄ変換回路のデ
ィジタル検出信号を保持するラッチ回路とを有するパル
ス回路、ＩＣ）前記ラッチ回路の出力信号を記憶するメ
モリ回路と、一方の入力端子に前記出力信号を入力し、
他方の入力端子に前記メモリ回路に記憶されているディ
ジタル信号を読出して入力し、これら二つのディジタル
信号を比較演算し、その結果が所定値の場合には前記試
験信号発生回路に制御信号を与えて被測定Ａ−Ｄ変換回
路の最小アナログ遷移電圧を検出するディジタル信号比
較演算回路と、その結果が所定値を超えた場合には検出
異常と判断し、前記ラッチ回路に前記トリガ信号を与え
る再トリガ回路とを有する論理回路、 を含んで構成されている。
次に１本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
第１図の論理回路３０ａに入力端をディジタル信号比較
回路３２に接続し、出力端をラッチ回路に接続する再ト
リガ回路３５を附加し九以外は全て第３図の従来のＡ−
Ｄ変換試験装置と同一である。
回路３２に接続し、出力端をラッチ回路に接続する再ト
リガ回路３５を附加し九以外は全て第３図の従来のＡ−
Ｄ変換試験装置と同一である。
次に、この実施例の動作を説明する。
前述のように、低速クロック信号のｔ−時点でラッチ回
路２３の測定信号Ｄｉが前のディジタルステップｉ−１
の測定信号Ｄｉ−，と不連続で、ディジタル信号比較演
算回路３１の差出力が異常値をリガ信号Ｐｔをｔｔの時
点で立上けて、ラッチ回路２３に与え、再びラッチ回路
２３はｔｌの時点で検出信号ＤＤｊの信号レベルを正確
に２ツチングする。
路２３の測定信号Ｄｉが前のディジタルステップｉ−１
の測定信号Ｄｉ−，と不連続で、ディジタル信号比較演
算回路３１の差出力が異常値をリガ信号Ｐｔをｔｔの時
点で立上けて、ラッチ回路２３に与え、再びラッチ回路
２３はｔｌの時点で検出信号ＤＤｊの信号レベルを正確
に２ツチングする。
以上説明したよ５に本発明は、所定値を超える異常時に
ラッチ回路にトリガ信号を与える簡単な低速のトリガ回
路を附加することによシ、従来よりも確度の高いＡ−Ｄ
変換回路試験装置を得ることが出来る。
ラッチ回路にトリガ信号を与える簡単な低速のトリガ回
路を附加することによシ、従来よりも確度の高いＡ−Ｄ
変換回路試験装置を得ることが出来る。
特にコンパクト・ディスク・プレーヤ等の高速のＡ−Ｄ
変換回路を大量に試験する場合には経済的であるという
効果もある。
変換回路を大量に試験する場合には経済的であるという
効果もある。
第１図は本発明の一実施例のブロック図、第２図は第１
図のＡ−Ｄ変換回路試験装置の動作を説明する丸めの各
部の信号のタイミング図、第３図は従来のＡ−Ｄ変換回
路試験装置の一例のブロック図、第４図は第３図のディ
ジタル信号比較演算回路のブロック図、第５図は第３図
のＡ−Ｄ変換回路試験装置の動作を説明するための各部
の信号タイミング図である。 １０・・・試験信号発生回路、１１・・・ディジタル試
験信号発生回路、１２・・・Ｄ−Ａ変換回路、２０・・
・パルス回路、２１・・・クロック＠路、２２・・・ラ
ッチ回路、３０．３０ａ・・・論理回路、３１・・・メ
モリ回路、３２・−・ディジタル信号比較演算回路、３
３−・・比較回路、３４−・・表示回路、３５・・・再
トリガ回路、４０・・・被測定Ａ−Ｄ変換回路、ＣＨ・
・・高速クロック信号、ＣＬ・・・低速クロック信号、
Ｄｉ −・・第１番目のディジタル測定信号、ＤＤｉ・
−・第１番目のディジタル検出信号、ＯＣ・・・発信制
御信号、Ｐｔ・・・トリガ信号、８Ａｉ・・・第１番目
のアナログ試験信号、８Ｄｉ・・・第１番目のディジタ
ル試験信号、Ｔｌ・・・制御信号入力端子、Ｔｌ・・・
アナログ試験信号出力端子、Ｔ３・・・ディジタル検出
信号入力端子、Ｔ４・・・ディジタル測定信号入力端子
Ｉｌ＋５・・・メモリ信号入力端子 ７１１６・・・
制御信号出力端子 ｌ１１７・・・高速クロック信号出
力端子。 代理人 弁理士 内 原 晋 ドミ
図のＡ−Ｄ変換回路試験装置の動作を説明する丸めの各
部の信号のタイミング図、第３図は従来のＡ−Ｄ変換回
路試験装置の一例のブロック図、第４図は第３図のディ
ジタル信号比較演算回路のブロック図、第５図は第３図
のＡ−Ｄ変換回路試験装置の動作を説明するための各部
の信号タイミング図である。 １０・・・試験信号発生回路、１１・・・ディジタル試
験信号発生回路、１２・・・Ｄ−Ａ変換回路、２０・・
・パルス回路、２１・・・クロック＠路、２２・・・ラ
ッチ回路、３０．３０ａ・・・論理回路、３１・・・メ
モリ回路、３２・−・ディジタル信号比較演算回路、３
３−・・比較回路、３４−・・表示回路、３５・・・再
トリガ回路、４０・・・被測定Ａ−Ｄ変換回路、ＣＨ・
・・高速クロック信号、ＣＬ・・・低速クロック信号、
Ｄｉ −・・第１番目のディジタル測定信号、ＤＤｉ・
−・第１番目のディジタル検出信号、ＯＣ・・・発信制
御信号、Ｐｔ・・・トリガ信号、８Ａｉ・・・第１番目
のアナログ試験信号、８Ｄｉ・・・第１番目のディジタ
ル試験信号、Ｔｌ・・・制御信号入力端子、Ｔｌ・・・
アナログ試験信号出力端子、Ｔ３・・・ディジタル検出
信号入力端子、Ｔ４・・・ディジタル測定信号入力端子
Ｉｌ＋５・・・メモリ信号入力端子 ７１１６・・・
制御信号出力端子 ｌ１１７・・・高速クロック信号出
力端子。 代理人 弁理士 内 原 晋 ドミ
Claims (1)
- 【特許請求の範囲】 （Ａ）制御信号入力端子に与えられた制御信号により、
単調に増加又は減少するように設定された連続するディ
ジタルステップのディジタル信号を順次発生するディジ
タル試験信号発生回路と、アナログ信号出力端子が被測
定Ａ−Ｄ変換回路の入力端子に前記ディジタル信号に対
応するアナログ試験信号を与えるＤ−Ａ変換回路とを有
する試験信号発生回路、 （Ｂ）高速クロック信号を前記被測定Ａ−Ｄ変換回路に
与え、前記高速クロック信号と非同期の低速クロック信
号を出力するクロック回路と、前記低速クロック信号及
びトリガ信号により前記被測定Ａ−Ｄ変換回路のディジ
タル検出信号を保持するラッチ回路とを有するパルス回
路、 （Ｃ）前記ラッチ回路の出力信号を記憶するメモリ回路
と、一方の入力端子に前記出力信号を入力し、他方の入
力端子に前記メモリ回路に記憶されているディジタル信
号を読出して入力し、それら二つのディジタル信号を比
較演算し、その結果が所定値の場合には前記試験信号発
生回路に制御信号を与えて被測定Ａ−Ｄ変換回路の最小
アナログ遷移電圧を検出するディジタル信号比較演算回
路と、その結果が所定値を超えた場合には検出異常と判
断し、前記ラッチ回路に前記トリガ信号を与える再トリ
ガ回路とを有する論理回路、 を含むことを特徴とするＡ−Ｄ変換回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315322A JP2712820B2 (ja) | 1990-11-20 | 1990-11-20 | Ａ―ｄ変換回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2315322A JP2712820B2 (ja) | 1990-11-20 | 1990-11-20 | Ａ―ｄ変換回路試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04185113A true JPH04185113A (ja) | 1992-07-02 |
| JP2712820B2 JP2712820B2 (ja) | 1998-02-16 |
Family
ID=18064009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2315322A Expired - Lifetime JP2712820B2 (ja) | 1990-11-20 | 1990-11-20 | Ａ―ｄ変換回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712820B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8274296B2 (en) | 2009-11-11 | 2012-09-25 | Advantest Corporation | Test apparatus and electronic device that tests a device under test |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812426A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | アナログ・デイジタル変換器の試験装置 |
| JPS6029024A (ja) * | 1983-07-11 | 1985-02-14 | Toshiba Corp | Ａ／ｄ変換器の試験装置 |
-
1990
- 1990-11-20 JP JP2315322A patent/JP2712820B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812426A (ja) * | 1981-07-15 | 1983-01-24 | Nec Corp | アナログ・デイジタル変換器の試験装置 |
| JPS6029024A (ja) * | 1983-07-11 | 1985-02-14 | Toshiba Corp | Ａ／ｄ変換器の試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712820B2 (ja) | 1998-02-16 |
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