JPH0418651A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、多重バンク構成のメモリを制御するメモリ制
御装置に関する。

（従来の技術） 従来、コンピュータシステムにおいて、内部メモリの中
のメインメモリは、高速アクセスが要求されるメモリで
ある。アクセスの高速化を図る技術として、メインメモ
リを複数のバンクメモリに分割して使用する多重バンク
構成方式が開発されている。

多重バンク構成方式では、第５図に示すように、メイン
メモリユニット１０は複数のバンクメモリ１１ｏ〜１１
．から構成されている。各バンクメモリ１、　ｌ　Ｏ〜
１１．、はそれぞれ、メモリ制御ユニット１２の各バン
ク制御回路１．３０〜１３．によりアクセス制御がなさ
れる。メモリ制御ユニット１２は、メモリ制御用に開発
されたＡＳＩＣ（特定用途向は集積回路）である。メモ
リ制御ユニット１２は、各バンク制御回路１３ｏ〜１３
．以外に、メモリバス１４により転送されるアドレス信
号Ａに応じて各バンクメモリ月０〜１１．．のアドレス
制御を行なうアドレス制御回路１５を有する。各バンク
制御回路１３ｏ〜１３゜はそれぞれ、メモリバス１４に
より転送される各バンクスタート信号Ｂ５０−ＢＳ、に
応じて、各バンクメモリＩＬｏ〜１１７のアクセス制御
を行なう。

各バンクメモリ１１ｏ＝１１．は、アクセスされたデー
タをデータラッチ回路１６に出力する。データラッチ回
路１６は、各バンクメモリ１１．〜１１．からのデータ
（読出しデータ）をラッチしてメモリバス１４に出力し
、またメモリバス１４から転送されるデータ（書込みデ
ータ）をラッチして各バンクメモリｌｌｏ〜１工。に出
力する。

このような方式において、例えばメモリバス１４からバ
ンクスタート信号ＢＳｏが転送されると、バンク制御回
路１３０はバンクメモリｌｌｏをアクセスする。バンク
メモリ１】。では、アドレス制御回路１５により指定さ
れたアドレスからデータが読出される。または、指定さ
れたアドレスにデータが書込まれる。このとき、バンク
メモリ１．１．　ｏにおけるアクセス時間の制約により
、同一のバンクメモリ１１ｏに対して連続的にアクセス
を行なう場合には、前のアクセス動作の開始から所定の
時間の経過を待って行なう必要がある。この所定時間の
経過前に、同一バンクメモリ１．１０に対して連続的に
アクセスが実行されると、正常なり一ド／ライトが実行
されない事態が発生する。

（発明が解決しようとする課題） 従来の多重バンク構成のメモリ制御方式では、同一のバ
ンクメモリ１１に対して連続してアクセスを行なう場合
には、前のアクセス動作の開始から所定の時間の経過を
待って行なう必要がある。この所定時間の経過前に、不
適正なバンクスタート信号が転送されて、連続的にアク
セスが実行されると、正常なリード／ライトが実行され
ない事態が発生する。これにより、バンクメモリの記録
データが破壊されるなどの障害が発生する。

本発明の目的は、多重バンク構成のメモリ制御方式にお
いて、不適正なバンクスタート信号によるアクセス動作
を防止し、各バンクメモリのデータを確実に保護するこ
とができるメモリ制御装置を提供することにある。

［発明の構成］ （課題を解決するための手段と作用） 本発明は、多重バンク構成のメインメモリユニットのア
クセス制御を行なうメモリ制御装置において、各バンク
メモリのそれぞれをアクセスする際に出力されるバンク
スタート信号の入力を検出して、所定の期間だけ検出信
号を出方する検出回路、この検出回路からの検出信号の
出力期間だケハツクスタート信号の転送を禁止し、その
出力期間以外ではバンクスタート信号に応じたスタート
信号を出力する保護回路および保護回路から出力される
スタート信号に基づいて各バンクメモリのそれぞれに対
するアクセス制御を行なうバンク制御回路とを備えた装
置である。

このような構成により、バンクメモリのアクセス動作に
伴う所要期間に、不適正なアクセス要求が発生しても、
その不適正なアクセス動作を確実に防止することができ
る。

（実施例） 以下図面を参照して本発明の詳細な説明する。

第１図は同実施例に係わるメモリ制御装置の基本的構成
を示すブロック図である。本装置は、バンクスタート信
号ＢＳの入力を検出する検出回路２１、不適正なバンク
スタート信号の転送を禁止するための保護回路２２及び
この保護回路２２からのスタート信号Ｓに基づいて、ア
クセス制御を実行するバンク制御回路２０を備えている
。検出回路２１は、バンクスタート信号ＢＳの入力を検
出すると、所定期間Ｔに有意レベルとなる検出信号りを
出力する。この所定期間Ｔは、メインメモリーＯの各バ
ンクメモリ（第３図の１１０〜１１７）に対する正常な
アクセス動作に必要な期間である。保護回路２２は、バ
ンクスタート信号ＢＳの転送を制御する機能を有し、検
出回路２１からの検出信号りの出力期間Ｔではバンクス
タート信号ＢＳの転送を禁止し、それ以外ではバンクス
タート信号ＢＳに対応するスタート信号Ｓをバンク制御
回路２０に出力する。バンク制御回路２０は、保護回路
２２からのスタート信号Ｓに応じてメインメモリ１０の
各バンクメモリをアクセスする。バンク制御回路２０は
、アドレス制御回路１５からのアドレス制御信号に応じ
てアクセス対象のバンクメモリを決定し、メモリバス１
４から転送される機能選択信号ＦＳによりリード／ライ
トモードを決定する。

ここで、検出回路２１は、例えば第２図に示すように、
具体的にはオア回路３０、各レジスタ３１ａ〜３１ｃ１
アンド回路３２及びインバータ３３から構成されている
。オア回路３０の第１の入力端子にはバンクスタート信
号ＢＳが入力されており、その第２の入力端子にはイン
バータ３３の出力信号である検出信号りが入力されてい
る。各レジスタ３］ａ〜３１ｃは、所定のクロックＣＬ
が入力される入力端子を有し、例えばＤ型フリップフロ
ップから構成されている。

次に、同実施例の動作を説明する。

まず、同実施例では、第３図に示すように、複数のバン
クメモリｌｌｏ〜１１ｎからなる多重バンク構成のメイ
ンメモリ１０に対して、各バンクメモリ１、ＬＯ−１，
１，に対応する複数の制御回路（第１図）から構成され
るメモリ制御回路４０が設けられている。

ここでは、第１図を参照して、例えばバンクメモリ１１
０に相当する制御系について説明する。メモリバス１４
は例えばＣＰＵに接続されており、ＣＰＵがメインメモ
リ１０をアクセスする際に必要な各種制御信号を転送す
る。各種制御信号は、バンクスタート信号ＢＳ、機能選
択信号ＦＳ及びアドレス信号Ａである。ＣＰＵからメモ
リバスＩ４を通じてバンクスタート信号ＢＳ（ＢＳｏ）
が転送されると、検出回路２１はバンクスタート信号Ｂ
Ｓの入力を検出する。ここで、バンクスタート信号ＢＳ
は、第４図に示すように、論理ｒＬＪレベルが有意であ
る。検出回路２１は、バンクスタート信号ＢＳの立ち上
がりを検出し、その検出時点から所定期間Ｔだけ出力す
る検出信号りを生成する。

一方、保護回路２２は、バンクスタート信号ＢＳの入力
に応じて、同レベルのスタート信号Ｓをバンク制御回路
２０　（２０ｏ　）に出力する。バンク制御回路２０は
、保護回路２２からのスタート信号Ｓに応じて、メイン
メモリ１０のバンクメモリに対するアクセスを開始する
。このとき、バンク制御回路２０は、アドレス制御回路
１５からのアドレス制御信号に応じて選択指定されて、
メモリバス１４から転送される機能選択信号ＦＳにより
リード／ライトモードを決定する。言い換えれば、アド
レス制御回路１５からのアドレス制御信号に応じて、ア
クセス対象のバンクメモリ（１１ｏ）が決定されること
になる。

これにより、バンクメモリ１ｔｏ）は、アドレス制御回
路Ｉ５からのアドレスに対してアクセスされて、例えば
そのアドレスのデータを出力する。

このバンクメモリ（ｌｌｏ）から読出されたデータは、
データラッチ回路１６にラッチされて、さらにメモリバ
ス１４を介して例えばＣＰＵに転送されることになる。

一方、保護回路２２は、検出回路２１からの検出信号り
の入力に応じて、第４図に示すように、検出信号りの出
力期間（所定期間Ｔ）では、スタート信号Ｓの出力を停
止する。即ち、検出信号りの出力期間では、保護回路２
２は、メモリバス１４から新たなバンクスタート信号Ｂ
Ｓ（不適正な信号）が転送されても、その信号ＢＳの転
送を禁止することになる。したがって、バンク制御回路
２０は、前のバンクスタート信号ＢＳの転送に応じてア
クセスを開始するが、所定期間Ｔの経過前に後のバンク
スタート信号ＢＳが転送されても、連続的に同一のバン
クメモリ（ＩＬｏ）に対するアクセスを実行しない。検
出回路２１からの検出信号りの出力から所定期間Ｔが経
過すると、再度、保護回路２２は、バンクスタート信号
ＢＳの入力に応じて、同レベルのスタート信号Ｓをバン
ク制御回路２０　（２０ｏ　）に出力することになる。

このようにして、多重バンク構成のメインメモリ１０を
アクセスする際に、選択指定されたバンクメモリのアク
セスが開始されてから、所定期間Ｔの経過前に、連続的
に同一のバンクメモリに対するアクセス要求がなされて
も、アクセスを実行するような事態を確実に防止する。

即ち、選択指定されたバンクメモリのアクセスが開始さ
れてから、正常にアクセス動作が終了するまで（所定期
間Ｔの経過）、そのバンクメモリに対する不適正なアク
セスの実行を確実に防止することができる。したがって
、不適正なアクセス要求により、バンクメモリの記録デ
ータが破壊されるような事態を防止することができる。

具体的には、選択指定されたバンクメモリの指定アドレ
スからデータを読出している際に、不適正なアクセス要
求により、その指定アドレスにデータを書込む動作を実
行するような事態を防止することができる。

［発明の効果］ 以上詳述したように本発明によれば、多重バンク構成の
メインメモリをアクセス制御するメモリ制御装置におい
て、正常なアクセス動作の所要期間の経過前に、同一バ
ンクメモリに対して不適正なアクセス要求により、連続
的にアクセスするような事態を確実に防止することがで
きる。

したがって、メインメモリの各バンクメモリに対して、
常に正常なアクセスの実行を実現し、結果的に各バンク
メモリの記録データを確実に保護することができるもの
である。

【図面の簡単な説明】

第１図は本発明の実施例に係わるメモリ制御装置の基本
的構成を示すブロック図、第２図は同実施例の検出回路
の具体的構成例を示すブロック図、第３図は同実施例の
メモリ制御装置の具体的構成を示すブロック図、第４図
は同実施例の動作を説明するためのタイミングチャート
、第５図は従来のメモリ制御装置の構成を示すブロック
図である。 １０・・・メインメモリ、Ｉ５・・・アドレス制御回路
、２０・・・バンク制御回路、２１・・・検出回路、２
２・・・保護回路。 出願人代理人　弁理士　鈴江武彦 Ｌ」 υ】

Claims (1)

1. 【特許請求の範囲】 多重バンク構成のメインメモリユニットと、このメイン
   メモリユニットの各バンクメモリのそれぞれをアクセス
   する際に出力されるバンクスタート信号の入力を検出し
   て、所定の期間だけ検出信号を出力する検出回路と、 この検出回路からの前記検出信号の出力期間だけ前記バ
   ンクスタート信号の転送を禁止し、その出力期間以外で
   は前記バンクスタート信号に応じたスタート信号を出力
   する保護回路と、 この保護回路から出力される前記スタート信号に基づい
   て前記メインメモリユニットの各バンクメモリのそれぞ
   れに対するアクセス制御を行なうバンク制御回路とを具
   備したことを特徴とするメモリ制御装置。