JPH04186733A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04186733A JPH04186733A JP31533290A JP31533290A JPH04186733A JP H04186733 A JPH04186733 A JP H04186733A JP 31533290 A JP31533290 A JP 31533290A JP 31533290 A JP31533290 A JP 31533290A JP H04186733 A JPH04186733 A JP H04186733A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置、特にＬＤＤ構造を有するＭＯＳ
ＦＥＴに関する。
ＦＥＴに関する。
従来、ＬＤＤ構造を有するＭＯＳＦＥＴにおいて、ホッ
トキャリア現象に起因する特性劣化、信頼性の低下が問
題となっており、これを解決する方法として、例えば第
４図（ａ）〜（ｃ’）に示すゲート電極と低濃度ソース
及びドレイン拡散層のオーバーラツプ構造をもつＭＯＳ
ＦＥＴがある。（アイ・イー・デイ・エム、テクニカル
・ダイジェスト７４２〜７５４頁、 １９８６年（ＩＥ
ＤＭ Ｔｅｃｈ、Ｄｉｇｅｓｔ。
トキャリア現象に起因する特性劣化、信頼性の低下が問
題となっており、これを解決する方法として、例えば第
４図（ａ）〜（ｃ’）に示すゲート電極と低濃度ソース
及びドレイン拡散層のオーバーラツプ構造をもつＭＯＳ
ＦＥＴがある。（アイ・イー・デイ・エム、テクニカル
・ダイジェスト７４２〜７５４頁、 １９８６年（ＩＥ
ＤＭ Ｔｅｃｈ、Ｄｉｇｅｓｔ。
Ｐ７４２〜７４５） ）
第４図（ａ）〜（ｃ）に従って、その製造方法について
説明すると、まず第４図（ａ）に示すように、Ｐ型シリ
コン基板１上に選択酸化によりソース分離用のフィール
ド酸化膜２が形成された後、ゲート酸化膜３．多結晶シ
リコン膜１５が順次形成される。この多結晶シリコン膜
１５はフォトレジストパターン１６をマスクに異方性エ
ツチングによりエツチングされる。ここで多結晶シリコ
ン膜１５は、すべてエツチングされるのではなく、図の
ように一定の膜厚分だけ残される。続いて、この残され
た多結晶シリコン膜を通してリンのイオン注入が行われ
、低濃度ソース及びドレイン拡散層６が形成される。
説明すると、まず第４図（ａ）に示すように、Ｐ型シリ
コン基板１上に選択酸化によりソース分離用のフィール
ド酸化膜２が形成された後、ゲート酸化膜３．多結晶シ
リコン膜１５が順次形成される。この多結晶シリコン膜
１５はフォトレジストパターン１６をマスクに異方性エ
ツチングによりエツチングされる。ここで多結晶シリコ
ン膜１５は、すべてエツチングされるのではなく、図の
ように一定の膜厚分だけ残される。続いて、この残され
た多結晶シリコン膜を通してリンのイオン注入が行われ
、低濃度ソース及びドレイン拡散層６が形成される。
次に第４図（ｂ）に示すように、全面に堆積させたシリ
コン酸化膜に対して異方性エツチングによるエッチバッ
クが行われ、シリコン酸化膜のサイドウオール７′が形
成される。続いて多結晶シリコン膜の残膜分がサイドウ
オール７′をマスクにエツチングされ、ゲート電極４が
形成された後、ゲート電極４とサイドウオール７′をマ
スクにヒ素のイオン注入が行われ、高濃度ソース及びド
レイン拡散層８が形成される。
コン酸化膜に対して異方性エツチングによるエッチバッ
クが行われ、シリコン酸化膜のサイドウオール７′が形
成される。続いて多結晶シリコン膜の残膜分がサイドウ
オール７′をマスクにエツチングされ、ゲート電極４が
形成された後、ゲート電極４とサイドウオール７′をマ
スクにヒ素のイオン注入が行われ、高濃度ソース及びド
レイン拡散層８が形成される。
最後に第４図（ｃ）に示すように層間絶縁膜１１が全面
に形成された後、所定の位置にコンタクト孔が開孔され
てアルミニウム配線１２が形成されるというものである
。
に形成された後、所定の位置にコンタクト孔が開孔され
てアルミニウム配線１２が形成されるというものである
。
この製造方法の中でサイドウオール７′の幅により、ゲ
ート電極と低濃度ソース及びト”レイン拡散層とのオー
バーラツプ寸法が制御されている。
ート電極と低濃度ソース及びト”レイン拡散層とのオー
バーラツプ寸法が制御されている。
このオーバーラツプにより、ホットエレクトロンが低濃
度ドレイン拡散層直上のシリコン酸化膜中にトラップさ
れ、低濃度ドレイン拡散層を空乏化し、チャネルのコン
タクタンスを低下させるのを防ぐことができる。
度ドレイン拡散層直上のシリコン酸化膜中にトラップさ
れ、低濃度ドレイン拡散層を空乏化し、チャネルのコン
タクタンスを低下させるのを防ぐことができる。
この従来の半導体装置では、ゲート電極と低濃度ソース
及びドレイン拡散層のオーバーラツプが形成されるので
、ここに寄生容量が生じてしまう。
及びドレイン拡散層のオーバーラツプが形成されるので
、ここに寄生容量が生じてしまう。
さらに、素子の微細化とともにゲート酸化膜が薄膜化さ
れてくると、ゲート酸化膜厚に逆比例して寄生容量が増
大するため、動作速度の低下を招いてしまうという問題
点がある。
れてくると、ゲート酸化膜厚に逆比例して寄生容量が増
大するため、動作速度の低下を招いてしまうという問題
点がある。
また、製造方法においては第４図（ａ）に示すように、
多結晶シリコン膜１５が一定の膜厚分だけ残されるよう
にエツチングされているが、この残膜はウェハー面内或
いはウェノ・−間で大きくばらついてしまい、制御する
ことが困難である。そしてこの残膜のばらつきは、次に
行われるイオン注入の注入深さに直接影響を及ぼすため
、低濃度ソース及びドレイン拡散層６の濃度プロファイ
ルのばらつきを引き起こし、トランジスタ特性のばらつ
きを増大させてしまうという問題点がある。
多結晶シリコン膜１５が一定の膜厚分だけ残されるよう
にエツチングされているが、この残膜はウェハー面内或
いはウェノ・−間で大きくばらついてしまい、制御する
ことが困難である。そしてこの残膜のばらつきは、次に
行われるイオン注入の注入深さに直接影響を及ぼすため
、低濃度ソース及びドレイン拡散層６の濃度プロファイ
ルのばらつきを引き起こし、トランジスタ特性のばらつ
きを増大させてしまうという問題点がある。
本発明の半導体装置は、第１導電型を有する半導体基板
上に形成された第２導電型の低濃度と高濃度から成るソ
ース及びドレイン拡散層と、半導体基板表面に設けられ
たゲート酸化膜を介して、ソース、ドレイン拡散層間に
形成されたゲート電極とを有する絶縁ゲート型電界効果
トランジスタにおいて、ゲート電極側面の前記低濃度ソ
ース及びトレイン拡散層上に導電体のサイドウオールを
有し、サイドウオール直下のゲート酸化膜がゲート電極
直下のゲート酸化膜よりも厚く形成され、さらにゲート
電極とサイドウオールとが電気的に接続されていること
を特徴としている。
上に形成された第２導電型の低濃度と高濃度から成るソ
ース及びドレイン拡散層と、半導体基板表面に設けられ
たゲート酸化膜を介して、ソース、ドレイン拡散層間に
形成されたゲート電極とを有する絶縁ゲート型電界効果
トランジスタにおいて、ゲート電極側面の前記低濃度ソ
ース及びトレイン拡散層上に導電体のサイドウオールを
有し、サイドウオール直下のゲート酸化膜がゲート電極
直下のゲート酸化膜よりも厚く形成され、さらにゲート
電極とサイドウオールとが電気的に接続されていること
を特徴としている。
また、本発明の半導体装置の製造方法は、第１導電型の
シリコン基板上にゲート酸化膜を形成した後、不純物ド
ープされた多結晶シリコン膜のゲート電極を形成する工
程と、ゲート電極をマスクに不純物ドープを行い第２導
電型の低濃度ソース及びドレイン拡散層を形成する工程
と、全面にゲート酸化膜よりも厚いシリコン酸化膜を形
成する工程と、ゲート電極の側面に不純物ドープされた
多結晶シリコン膜のサイドウオールを、前記シリコン酸
化膜を介して形成する工程と、ゲート電極とサイドウオ
ールをマスクに不純物ドープを行い第２導電型の高濃度
ソース及びドレイン拡散層を形成する工程と、ゲート電
極上面のシリコン酸化膜を除去した後、ゲート電極とサ
イドウオールとを覆うように選択的に導電膜を形成して
ゲート電極とサイドウオールとを電気的に接続する工程
とを有することを特徴とする。
シリコン基板上にゲート酸化膜を形成した後、不純物ド
ープされた多結晶シリコン膜のゲート電極を形成する工
程と、ゲート電極をマスクに不純物ドープを行い第２導
電型の低濃度ソース及びドレイン拡散層を形成する工程
と、全面にゲート酸化膜よりも厚いシリコン酸化膜を形
成する工程と、ゲート電極の側面に不純物ドープされた
多結晶シリコン膜のサイドウオールを、前記シリコン酸
化膜を介して形成する工程と、ゲート電極とサイドウオ
ールをマスクに不純物ドープを行い第２導電型の高濃度
ソース及びドレイン拡散層を形成する工程と、ゲート電
極上面のシリコン酸化膜を除去した後、ゲート電極とサ
イドウオールとを覆うように選択的に導電膜を形成して
ゲート電極とサイドウオールとを電気的に接続する工程
とを有することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は、本発明の半導体装置の実施例を示す断面図で
ある。第２図（ａ）〜（ｇ）は、本発明の一実施例にお
ける半導体装置の製造工程を示す断面図である。第３図
（ａ）〜（ｃ）は、本発明の第２の実施例における半導
体装置の製造工程を示す断面図である。
ある。第２図（ａ）〜（ｇ）は、本発明の一実施例にお
ける半導体装置の製造工程を示す断面図である。第３図
（ａ）〜（ｃ）は、本発明の第２の実施例における半導
体装置の製造工程を示す断面図である。
第１図は、Ｐ型シリコン基板１上に形成されたＮチャネ
ルＭＯ８ＦＥＴである。低濃度ソース及びドレイン拡散
層６と高濃度ソース及びドレイン拡散層８とが設けられ
、ＬＤＤ構造となっている。
ルＭＯ８ＦＥＴである。低濃度ソース及びドレイン拡散
層６と高濃度ソース及びドレイン拡散層８とが設けられ
、ＬＤＤ構造となっている。
ゲート電極４．サイドウオール７は、リンをドープした
多結晶シリコン膜により形成されており、これらは同じ
くリンをドープした多結晶シリコン膜１０によって電気
的に接続されている。従って、ゲート電圧を印加したと
き、サイドウオール７による電界が、サイドウオール直
下のシリコン酸化膜中にトラップされるホットエレクト
ロンの影響を抑止し、トランジスタの特性劣化を防ぐこ
とができる。さらに、サイドウオール７直下のシリコン
酸化膜は、ゲート酸化膜３よりも厚く形成されているた
め、低濃度ソース及びドレイン拡散層６とゲート電極（
ここでは主にサイドウオール７）との間に生ずる寄生容
量が従来に比べて低減されており、高速動作に適したも
のになっている。以下にこの半導体装置の製造方法につ
いて第２図（ａ）〜（ｇ）を用いて説明する。
多結晶シリコン膜により形成されており、これらは同じ
くリンをドープした多結晶シリコン膜１０によって電気
的に接続されている。従って、ゲート電圧を印加したと
き、サイドウオール７による電界が、サイドウオール直
下のシリコン酸化膜中にトラップされるホットエレクト
ロンの影響を抑止し、トランジスタの特性劣化を防ぐこ
とができる。さらに、サイドウオール７直下のシリコン
酸化膜は、ゲート酸化膜３よりも厚く形成されているた
め、低濃度ソース及びドレイン拡散層６とゲート電極（
ここでは主にサイドウオール７）との間に生ずる寄生容
量が従来に比べて低減されており、高速動作に適したも
のになっている。以下にこの半導体装置の製造方法につ
いて第２図（ａ）〜（ｇ）を用いて説明する。
まず、第２図（ａ）に示すように、Ｐ型のシリコン基板
１の上に選択酸化によって素子分離用に３０００〜６０
００人程度のフィールド酸化膜２が形成される。次に、
７００〜９００℃の熱酸化によって１００〜２００人程
度のゲート酸化膜３が基板上に形成される。続いて２０
００〜４０００人の多結晶シリコン膜が堆積され、８５
０〜９５０℃でリン拡散が行われ、２０〜６０Ω／ロ程
度に低抵抗化された後、パターニングが行われゲート電
極４が形成される。
１の上に選択酸化によって素子分離用に３０００〜６０
００人程度のフィールド酸化膜２が形成される。次に、
７００〜９００℃の熱酸化によって１００〜２００人程
度のゲート酸化膜３が基板上に形成される。続いて２０
００〜４０００人の多結晶シリコン膜が堆積され、８５
０〜９５０℃でリン拡散が行われ、２０〜６０Ω／ロ程
度に低抵抗化された後、パターニングが行われゲート電
極４が形成される。
次に第２図（ｂ）に示すように、ゲート電極４をマスク
にリンのイオン注入が行われ、Ｎ型の低濃度ソース及び
ドレイン拡散層６が形成される。ここでリンのイオン注
入は、例えばエネルギー３０〜１００ｋｅＶ、注入量１
０１３〜１０ ”ｃｍ−２の条件で行われる。次に全面
に３００〜１０００人程度のシリコン酸化膜５が形成さ
れる。このシリコン酸化膜５の形成は、８００〜９００
℃ての熱酸化或いは、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓ山ｏｎ）により行われる。
にリンのイオン注入が行われ、Ｎ型の低濃度ソース及び
ドレイン拡散層６が形成される。ここでリンのイオン注
入は、例えばエネルギー３０〜１００ｋｅＶ、注入量１
０１３〜１０ ”ｃｍ−２の条件で行われる。次に全面
に３００〜１０００人程度のシリコン酸化膜５が形成さ
れる。このシリコン酸化膜５の形成は、８００〜９００
℃ての熱酸化或いは、ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓ山ｏｎ）により行われる。
次に第２図（ｃ）に示すように、全面に１０００〜３０
００人の多結晶シリコン膜か堆積され、リン拡散によっ
て２０〜６０Ω／口に低抵抗化された後、異方性エツチ
ングによるニッチノ・ツクが行われ、多結晶シリコン膜
のサイドウオール７が形成される。続いて、ゲート電極
４．サイドウオール７をマスクにヒ素のイオン注入が行
われ、Ｎ型の高濃度ソース及びドレイン拡散層８が形成
される。
００人の多結晶シリコン膜か堆積され、リン拡散によっ
て２０〜６０Ω／口に低抵抗化された後、異方性エツチ
ングによるニッチノ・ツクが行われ、多結晶シリコン膜
のサイドウオール７が形成される。続いて、ゲート電極
４．サイドウオール７をマスクにヒ素のイオン注入が行
われ、Ｎ型の高濃度ソース及びドレイン拡散層８が形成
される。
ここでヒ素のイオン注入は、シリコン酸化膜５の膜厚に
よって、例えば６ Ｃ１〜ｌ ２０ ｋ ｅＶ、 １
０１５〜１０”ｃｍ−２の条件で行われる。
よって、例えば６ Ｃ１〜ｌ ２０ ｋ ｅＶ、 １
０１５〜１０”ｃｍ−２の条件で行われる。
次に第２図（ｄ）に示すように、全面にシリコン酸化膜
１０００〜３０００人が堆積された後、異方性エツチン
グによりエッチバックが行われ、サイドウオール７の側
面にシリコン酸化膜９の側壁が形成される。さらに、異
方性エツチングによってゲート電極４の直上及び基板上
のシリコン酸化膜５がエツチングされ、ゲート電極４の
上面及びシリコン基板面が露出される。
１０００〜３０００人が堆積された後、異方性エツチン
グによりエッチバックが行われ、サイドウオール７の側
面にシリコン酸化膜９の側壁が形成される。さらに、異
方性エツチングによってゲート電極４の直上及び基板上
のシリコン酸化膜５がエツチングされ、ゲート電極４の
上面及びシリコン基板面が露出される。
次に第２図（ｅ）に示すように、全面に１０００〜３０
００人の多結晶シリコン膜１０が形成された後、エネル
ギー３’（１−７０ｋ ｅ Ｖ、注入量〜１０ ”ｃｍ
−２程度の条件でボロンのイオン注入が行われる。ここ
でホロンは多結晶シリコン膜１０の中のシリコ・ ン酸
化膜９の側面部以外の部分に導入される。
００人の多結晶シリコン膜１０が形成された後、エネル
ギー３’（１−７０ｋ ｅ Ｖ、注入量〜１０ ”ｃｍ
−２程度の条件でボロンのイオン注入が行われる。ここ
でホロンは多結晶シリコン膜１０の中のシリコ・ ン酸
化膜９の側面部以外の部分に導入される。
次に第２図（［）に示すように、ヒドラジン溶液によっ
て、多結晶シリコン膜１０のうち、ポロンの注入されて
いない部分が選択的にエツチング除去されて、シリコン
酸化膜９の側面が露呈される。
て、多結晶シリコン膜１０のうち、ポロンの注入されて
いない部分が選択的にエツチング除去されて、シリコン
酸化膜９の側面が露呈される。
続いて、エネルギー７０〜１５０ｋｅＶ、注入量１０′
３〜Ｉ Ｏｌ８ｃ１ｎ−２の条件で多結晶シリコン膜ｌ
Ｏ中にヒ素のイオン注入が行われる。これによって多結
晶シリコン膜ｌＯは、反転してＮ型の導電性をもつこと
になり、ゲート電極４とサイドウオール７とが多結晶シ
リコン膜１０によって電気的に接続される。ここで、拡
散層上の多結晶シリコン膜１０は、ゲート電極と電気的
に接続されていない。
３〜Ｉ Ｏｌ８ｃ１ｎ−２の条件で多結晶シリコン膜ｌ
Ｏ中にヒ素のイオン注入が行われる。これによって多結
晶シリコン膜ｌＯは、反転してＮ型の導電性をもつこと
になり、ゲート電極４とサイドウオール７とが多結晶シ
リコン膜１０によって電気的に接続される。ここで、拡
散層上の多結晶シリコン膜１０は、ゲート電極と電気的
に接続されていない。
最後に第２図（ｇ）に示すようにフィールド酸化膜２上
の多結晶シリコン膜１０がフォトレジストをマスクに除
去された後、全面に層間絶縁膜１１が形成される。続い
て、所定の位置にコンタクト孔が設けられた後、アルミ
配線１２が形成され、半導体装置が製造される。
の多結晶シリコン膜１０がフォトレジストをマスクに除
去された後、全面に層間絶縁膜１１が形成される。続い
て、所定の位置にコンタクト孔が設けられた後、アルミ
配線１２が形成され、半導体装置が製造される。
次に第３図（ａ）〜（ｃ）を用いて本発明の製造方法に
関する第２の実施例について説明する。
関する第２の実施例について説明する。
まず、前述の実施例と同様にして、第２図（ａ）〜（ｄ
）に示された工程を経た後、第３図（ａ）に示すように
全面に例えば、チタン（Ｔｉ）のような高融点金属膜１
３が形成される。
）に示された工程を経た後、第３図（ａ）に示すように
全面に例えば、チタン（Ｔｉ）のような高融点金属膜１
３が形成される。
次に第３図（ｂ）に示すように、６００〜８００℃で１
０〜４０秒のランプ加熱が行われ、ゲート電極４．サイ
ドウオール７、シリコン基板１と節する高融点金属膜だ
けが、シリコンと反応し、シリサイド膜１４が形成され
る。このシリサイド膜によって、ゲート電極４とサイド
ウオール７とが電気的に接続される。
０〜４０秒のランプ加熱が行われ、ゲート電極４．サイ
ドウオール７、シリコン基板１と節する高融点金属膜だ
けが、シリコンと反応し、シリサイド膜１４が形成され
る。このシリサイド膜によって、ゲート電極４とサイド
ウオール７とが電気的に接続される。
最後に第３図（Ｃ）に示すように、シリコン表の反応を
起こしていない高融点金属膜がアンモニアと過酸化水素
水の混合液で除去された後、全面に層間絶縁膜１１が形
成される。続いて、所定の位置に設けられ、アルミ配線
１２が形成されて、半導体装置が製造される。
起こしていない高融点金属膜がアンモニアと過酸化水素
水の混合液で除去された後、全面に層間絶縁膜１１が形
成される。続いて、所定の位置に設けられ、アルミ配線
１２が形成されて、半導体装置が製造される。
この第２の実施例では、シリサイド膜が用いられるため
ゲート電極、拡散層の低抵抗化が実現されるという効果
がある。
ゲート電極、拡散層の低抵抗化が実現されるという効果
がある。
以上説明したように本発明は、電気的に接続されたゲー
ト電極と導電体のサイドウオールとによってゲートと低
濃度ソース、ドレインのオーバーラツプ構造を形成し、
さらに低濃度ソース。
ト電極と導電体のサイドウオールとによってゲートと低
濃度ソース、ドレインのオーバーラツプ構造を形成し、
さらに低濃度ソース。
ドレイン直上のシリコン酸化膜をゲート酸化膜よりも厚
く形成することにより、従来に比べて、寄生容量を低減
させることができる。また、制御困難な工程を含まず安
定したプロセスでオーバーラツプ構造を形成できるとい
った効果を有する。
く形成することにより、従来に比べて、寄生容量を低減
させることができる。また、制御困難な工程を含まず安
定したプロセスでオーバーラツプ構造を形成できるとい
った効果を有する。
第１図は、本発明の一実施例における半導体装置を示す
断面図である。第２図（ａ）〜（ｇ）は、本発明の半導
体装置の製造方法の一実施例における製造工程を示す断
面図である。第３図（ａ）〜（ｃ）は、本発明の製造方
法の第２の実施例における製造工程を示す断面図である
。第４図（ａ）〜（ｃ）は、本発明の従来例における半
導体装置の製造工程を示す断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ゲート酸化膜、４・・・
・・・ゲート電極、５．９・・・・・・シリコン酸化膜
、７．７’・・・・・・サイドウオール、６・・・・・
低濃度ソース及びドレイン拡散層、８・・・・・・高濃
度ソース及びドレイン拡散層、１０．１５・・・・・・
多結晶シリフン膜、１１・・・・・・層間絶縁膜、１２
・・・・・アルミ配線、１３．１３’・・・・・・高融
点金属膜、１４・・・・・・シリサイド膜、１６・・・
・・・フォトレジスト。 代理人 弁理士 内 原 音 第 １図 ３ ケート酸イ已Ｈ更 ６傅、濃度ソース汲ひ下レイ聞を呟層 第２ 図 循２ 図 ！１ｌｌｌｔｊｌｊボ４イン ｊ １ １ ｊ ｌ ｊ ｊ ｌ ｌＦ
−糊・廃２ 図 第３ 図 第４ｒ ４ケート（Ｐ本行 ／３嵩＠虻ソース１々び゛ドレイ濡劾
断面図である。第２図（ａ）〜（ｇ）は、本発明の半導
体装置の製造方法の一実施例における製造工程を示す断
面図である。第３図（ａ）〜（ｃ）は、本発明の製造方
法の第２の実施例における製造工程を示す断面図である
。第４図（ａ）〜（ｃ）は、本発明の従来例における半
導体装置の製造工程を示す断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・フィ
ールド酸化膜、３・・・・・・ゲート酸化膜、４・・・
・・・ゲート電極、５．９・・・・・・シリコン酸化膜
、７．７’・・・・・・サイドウオール、６・・・・・
低濃度ソース及びドレイン拡散層、８・・・・・・高濃
度ソース及びドレイン拡散層、１０．１５・・・・・・
多結晶シリフン膜、１１・・・・・・層間絶縁膜、１２
・・・・・アルミ配線、１３．１３’・・・・・・高融
点金属膜、１４・・・・・・シリサイド膜、１６・・・
・・・フォトレジスト。 代理人 弁理士 内 原 音 第 １図 ３ ケート酸イ已Ｈ更 ６傅、濃度ソース汲ひ下レイ聞を呟層 第２ 図 循２ 図 ！１ｌｌｌｔｊｌｊボ４イン ｊ １ １ ｊ ｌ ｊ ｊ ｌ ｌＦ
−糊・廃２ 図 第３ 図 第４ｒ ４ケート（Ｐ本行 ／３嵩＠虻ソース１々び゛ドレイ濡劾
Claims (2)
- （１）第１導電型を有する半導体基板上に形成された、
第２導電型を有し低濃度と高濃度から成るソース及びド
レイン拡散層と、前記半導体基板表面に形成されたゲー
ト酸化膜を介して前記ソース、ドレイン拡散層間に設け
られたゲート電極とを有する絶縁ゲート型電界効果トラ
ンジスタにおいて、前記ゲート電極側面の前記低濃度ソ
ース及びドレイン拡散層上部に導電体のサイドウォール
を有し、前記サイドウォール直下のゲート酸化膜が前記
ゲート電極直下のゲート酸化膜よりも厚く形成され、さ
らに前記ゲート電極とサイドウォールとが電気的に接続
されていることを特徴とする半導体装置。 - （２）第１導電型のシリコン基板上にゲート酸化膜を形
成した後、不純物ドープされた多結晶シリコン膜のゲー
ト電極を形成する工程と、前記ゲート電極をマスクに不
純物ドープを行い第２導電型の低濃度ソース及びドレイ
ン拡散層を形成する工程と、全面に前記ゲート酸化膜よ
りも厚いシリコン酸化膜を形成する工程と、前記ゲート
電極の側面に不純物ドープされた多結晶シリコン膜のサ
イドウォールを、前記シリコン酸化膜を介して形成する
工程と、前記ゲート電極とサイドウォールをマスクに不
純物ドープを行い第２導電型の高濃度ソース及びドレイ
ン拡散層を形成する工程と、ゲート電極上面の前記シリ
コン酸化膜を除去した後、ゲート電極とサイドウォール
とを覆うように選択的に導電膜を形成し、ゲート電極と
サイドウォールとを電気的に接続する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31533290A JPH04186733A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31533290A JPH04186733A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186733A true JPH04186733A (ja) | 1992-07-03 |
Family
ID=18064139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31533290A Pending JPH04186733A (ja) | 1990-11-20 | 1990-11-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186733A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844274A (en) * | 1995-08-11 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including an element isolating film having a flat upper surface |
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| JP2005260009A (ja) * | 2004-03-11 | 2005-09-22 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
1990
- 1990-11-20 JP JP31533290A patent/JPH04186733A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5844274A (en) * | 1995-08-11 | 1998-12-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including an element isolating film having a flat upper surface |
| US6724057B2 (en) | 1999-12-14 | 2004-04-20 | Sanyo Electric Co., Ltd. | Semiconductor device with reduced short circuiting between gate electrode and source/drain region |
| JP2005260009A (ja) * | 2004-03-11 | 2005-09-22 | Nec Electronics Corp | 不揮発性半導体記憶装置及びその製造方法 |
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