JPH0644572B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0644572B2 JPH0644572B2 JP58048128A JP4812883A JPH0644572B2 JP H0644572 B2 JPH0644572 B2 JP H0644572B2 JP 58048128 A JP58048128 A JP 58048128A JP 4812883 A JP4812883 A JP 4812883A JP H0644572 B2 JPH0644572 B2 JP H0644572B2
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- gate electrode
- diffusion layer
- film
- sidewall
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明はMOSFETを集積形成してなる半導体装置の製造方
法に関する。
法に関する。
集積回路の微細加工技術の進歩により、実効チヤネル長
が１μｍ以下のMOSFETも作られるようになつてきた。MO
SFETが微細化されると種々の問題が生じる。例えば短チ
ヤネル効果により特性が不安性となり、またソース・ド
レイン間でパンチスルを生じ易く耐圧が低くなる。また
ドレイン近傍のピンチオフ領域での衝突電離により基板
電流が流れてソース接合が順バイアスになり、ソースか
ら注入されたキヤリアにより更に衝突電離が促されると
いうフイードバツクがかかつて、ソース・ドレイン間が
ブレイクダウンするという現象も生じる。更にCMOSの場
合であれば、寄生バイポーラ・トランジスタによるラツ
チアツプ現象も大きな問題となつている。
が１μｍ以下のMOSFETも作られるようになつてきた。MO
SFETが微細化されると種々の問題が生じる。例えば短チ
ヤネル効果により特性が不安性となり、またソース・ド
レイン間でパンチスルを生じ易く耐圧が低くなる。また
ドレイン近傍のピンチオフ領域での衝突電離により基板
電流が流れてソース接合が順バイアスになり、ソースか
ら注入されたキヤリアにより更に衝突電離が促されると
いうフイードバツクがかかつて、ソース・ドレイン間が
ブレイクダウンするという現象も生じる。更にCMOSの場
合であれば、寄生バイポーラ・トランジスタによるラツ
チアツプ現象も大きな問題となつている。
これらの問題を解決する構造として第１図に示すものが
提案されている。この例はｎチヤネルMOSFETであつて、
Ｐ型Si基板１１を用い、フイールド酸化膜１６で分離さ
れた領域にゲート酸化膜１２を介してゲート電極１３が
形成され、ゲート電極１３に自己整合されてソース、ド
レイン拡散層が形成されている。ソース・ドレイン拡散
層は図示のように、ゲート領域に自己整合された低濃度
で浅いｎ−層１４１，１４２と、ゲート領域から離れた
位置でｎ−層１４１，１４２にそれぞれ一部重なるよう
に形成された高濃度で深いｎ＋層１５１，１５２とから
構成されている。１７はCVDによるSiO2膜であり、ソー
ス電極１８およびドレイン電極１９はこのSiO2膜１７に
あけたコンタクトホールを介してそれぞれｎ＋層１
５１，１５２に接触させている。
提案されている。この例はｎチヤネルMOSFETであつて、
Ｐ型Si基板１１を用い、フイールド酸化膜１６で分離さ
れた領域にゲート酸化膜１２を介してゲート電極１３が
形成され、ゲート電極１３に自己整合されてソース、ド
レイン拡散層が形成されている。ソース・ドレイン拡散
層は図示のように、ゲート領域に自己整合された低濃度
で浅いｎ−層１４１，１４２と、ゲート領域から離れた
位置でｎ−層１４１，１４２にそれぞれ一部重なるよう
に形成された高濃度で深いｎ＋層１５１，１５２とから
構成されている。１７はCVDによるSiO2膜であり、ソー
ス電極１８およびドレイン電極１９はこのSiO2膜１７に
あけたコンタクトホールを介してそれぞれｎ＋層１
５１，１５２に接触させている。
このようにソース，ドレイン拡散層のうちゲート領域側
を低濃度で浅いｎ−層１４１，１４２とすることによ
り、チヤネル領域の等電位線の歪みを小さくし、またド
レイン近傍での電界集中の程度を小さくすることがで
き、上述の問題点をある程度まで改善することができ
る。第１図においてｎ＋層１５１，１５２を設けている
のは、ｎ−層１４１，１４２のみではソース電極１８，
ドレイン電極１９のつき抜けを生じ易く、また抵抗が高
いためである。
を低濃度で浅いｎ−層１４１，１４２とすることによ
り、チヤネル領域の等電位線の歪みを小さくし、またド
レイン近傍での電界集中の程度を小さくすることがで
き、上述の問題点をある程度まで改善することができ
る。第１図においてｎ＋層１５１，１５２を設けている
のは、ｎ−層１４１，１４２のみではソース電極１８，
ドレイン電極１９のつき抜けを生じ易く、また抵抗が高
いためである。
しかしながら第１図の構造は、ｎ＋層１５１，１５２を
設けているとはいえ、ゲート領域側にｎ−層１４１，１
４２を残してあるためこの部分の抵抗が無視できず、ド
レイン電流が低下し、MOSFETのgm低下をもたらすという
難点があつた。
設けているとはいえ、ゲート領域側にｎ−層１４１，１
４２を残してあるためこの部分の抵抗が無視できず、ド
レイン電流が低下し、MOSFETのgm低下をもたらすという
難点があつた。
本発明は上記の如き難点を解消した半導体装置の製造方
法を提供することを目的とする。
法を提供することを目的とする。
本発明の方法は、半導体基板にゲート絶縁膜を介してゲ
ート電極を形成する工程と、このゲート電極をマスクと
して不純物をドープしてソース、ドレイン領域に低濃度
の第１の拡散層を形成する工程と、全面に側壁ゲート絶
縁膜となる絶縁膜を形成する工程と、前記ゲート電極の
側壁段差部に自己整合的にマスク材を形成する工程と、
このマスク材と前記ゲート電極とこのゲート電極の側壁
部の前記側壁ゲート絶縁膜となる絶縁膜とをマスクとし
て不純物をドープして前記第１の拡散層に重なる第１の
拡散層より高濃度の第２の拡散層を形成する工程と、前
記マスク材を除去する工程と、前記ゲート電極の側壁部
以外の前記側壁ゲート絶縁膜となる絶縁膜を除去して側
壁ゲート絶縁膜を形成する工程と、前記第２の拡散層表
面から前記第１の拡散層表面の途中までまたがるように
導体膜を配設する工程とを含む。
ート電極を形成する工程と、このゲート電極をマスクと
して不純物をドープしてソース、ドレイン領域に低濃度
の第１の拡散層を形成する工程と、全面に側壁ゲート絶
縁膜となる絶縁膜を形成する工程と、前記ゲート電極の
側壁段差部に自己整合的にマスク材を形成する工程と、
このマスク材と前記ゲート電極とこのゲート電極の側壁
部の前記側壁ゲート絶縁膜となる絶縁膜とをマスクとし
て不純物をドープして前記第１の拡散層に重なる第１の
拡散層より高濃度の第２の拡散層を形成する工程と、前
記マスク材を除去する工程と、前記ゲート電極の側壁部
以外の前記側壁ゲート絶縁膜となる絶縁膜を除去して側
壁ゲート絶縁膜を形成する工程と、前記第２の拡散層表
面から前記第１の拡散層表面の途中までまたがるように
導体膜を配設する工程とを含む。
また本発明の方法は、半導体基板にゲート絶縁膜を介し
てゲート電極を形成する工程と、このゲート電極をマス
クとして不純物をドープしてソース、ドレイン領域に低
濃度の第１の拡散層を形成する工程と、全面に側壁ゲー
ト絶縁膜となる絶縁膜を形成する工程と、前記ゲート電
極の側壁部以外の前記側壁ゲート絶縁膜となる絶縁膜を
除去して側壁ゲート絶縁膜を形成する工程と、前記側壁
ゲート絶縁膜に自己整合的に前記第１の拡散層表面に導
体膜を配設する工程と、前記ゲート電極の側壁段差部に
自己整合的にマスク材を形成する工程と、このマスク材
と前記ゲート電極とこのゲート電極の側壁部の前記側壁
ゲート絶縁膜となる絶縁膜とをマスクとして不純物をド
ープして前記第１の拡散層に重なる第１の拡散層より高
濃度の第２の拡散層を形成する工程とを含む。前記導体
膜を配設する工程は例えば、ゲート電極側壁を絶縁膜で
おおつて第１，第２の拡散層表面を露出させた状態で基
板全面に金属膜を被着し、熱処理をしてソース、ドレイ
ン拡散層表面に金属−半導体化合物を生成し、未反応の
金属膜をエツチング除去することにより、マスク合せ工
程を要せず自己整合的にソース、ドレイン拡散層上にの
み配設することができる。
てゲート電極を形成する工程と、このゲート電極をマス
クとして不純物をドープしてソース、ドレイン領域に低
濃度の第１の拡散層を形成する工程と、全面に側壁ゲー
ト絶縁膜となる絶縁膜を形成する工程と、前記ゲート電
極の側壁部以外の前記側壁ゲート絶縁膜となる絶縁膜を
除去して側壁ゲート絶縁膜を形成する工程と、前記側壁
ゲート絶縁膜に自己整合的に前記第１の拡散層表面に導
体膜を配設する工程と、前記ゲート電極の側壁段差部に
自己整合的にマスク材を形成する工程と、このマスク材
と前記ゲート電極とこのゲート電極の側壁部の前記側壁
ゲート絶縁膜となる絶縁膜とをマスクとして不純物をド
ープして前記第１の拡散層に重なる第１の拡散層より高
濃度の第２の拡散層を形成する工程とを含む。前記導体
膜を配設する工程は例えば、ゲート電極側壁を絶縁膜で
おおつて第１，第２の拡散層表面を露出させた状態で基
板全面に金属膜を被着し、熱処理をしてソース、ドレイ
ン拡散層表面に金属−半導体化合物を生成し、未反応の
金属膜をエツチング除去することにより、マスク合せ工
程を要せず自己整合的にソース、ドレイン拡散層上にの
み配設することができる。
ソース、ドレイン拡散層のゲート領域側の部分を低濃度
の第１の拡散層とすることにより、MOSFET微細化により
多くの問題を解決できるだけでなく、第１の拡散層の抵
抗が大きいことによるMOSFET特性の低下が第２の拡散層
上から第１の拡散層上にまたがつて導体膜を配設するこ
とで補償され、優れたMOSFET特性を得ることができる。
またソース、ドレイン電極を上記導体膜にコンタクトさ
せることでコンタクト抵抗が小さくなり、これもMOSFET
の特性向上に寄与する。また、本発明によれば、前記第
１の拡散層領域の表面は、前記導前膜によって完全には
覆われていないので、前記導体膜の電位によるゲート電
極近傍の前記第１の拡散層領域における電位上昇はさほ
ど大きくなく、ゲート破壊という問題は生じない。
の第１の拡散層とすることにより、MOSFET微細化により
多くの問題を解決できるだけでなく、第１の拡散層の抵
抗が大きいことによるMOSFET特性の低下が第２の拡散層
上から第１の拡散層上にまたがつて導体膜を配設するこ
とで補償され、優れたMOSFET特性を得ることができる。
またソース、ドレイン電極を上記導体膜にコンタクトさ
せることでコンタクト抵抗が小さくなり、これもMOSFET
の特性向上に寄与する。また、本発明によれば、前記第
１の拡散層領域の表面は、前記導前膜によって完全には
覆われていないので、前記導体膜の電位によるゲート電
極近傍の前記第１の拡散層領域における電位上昇はさほ
ど大きくなく、ゲート破壊という問題は生じない。
本発明の方法によれば、上記した構造のMOSFETにおい
て、第１，第２の拡散層およびこれらの上に配設する導
体膜を自己整合により形成することが可能であり、微細
寸法で優れた特性のMOSFETからなる集積回路を高信頼
性、高歩留りをもつて実現することができる。また、本
発明の方法によれば、前記ゲート電極近傍の前記第１の
拡散層領域の表面は、前記側壁ゲート絶縁膜下部のゲー
ト絶縁膜で覆われるので、前記第２の拡散層表面から前
記第１の拡散層領域表面の途中までまたがる導体膜を容
易に形成できる。前記第２の拡散層表面から前記第１の
拡散層領域表面の途中までしかまたがらない前記導体膜
を形成することで、前記導体膜の電位によるゲート破壊
を防止できる。
て、第１，第２の拡散層およびこれらの上に配設する導
体膜を自己整合により形成することが可能であり、微細
寸法で優れた特性のMOSFETからなる集積回路を高信頼
性、高歩留りをもつて実現することができる。また、本
発明の方法によれば、前記ゲート電極近傍の前記第１の
拡散層領域の表面は、前記側壁ゲート絶縁膜下部のゲー
ト絶縁膜で覆われるので、前記第２の拡散層表面から前
記第１の拡散層領域表面の途中までまたがる導体膜を容
易に形成できる。前記第２の拡散層表面から前記第１の
拡散層領域表面の途中までしかまたがらない前記導体膜
を形成することで、前記導体膜の電位によるゲート破壊
を防止できる。
以下本発明の実施例を説明する。第２図は一実施例の構
造を示し、第３図(a)〜(f)はその製造工程を示してい
る。これを製造工程に従つて説明すると、まずＰ型Si基
板２１にフイールド酸化膜２２を形成し、素子領域に20
0Å程度のゲート酸化膜２３を介して4000Å程度のリン
を含む多結晶シリコン膜によるゲート電極２４を形成す
る。次いでゲート電極２４をマスクとして加速電圧70Ke
V、ドーズ量１×1012／cm2の条件でＡｓをイオン注入し
てソース、ドレイン領域にｎ−層（第１の拡散層）２５
１，２５２を形成する（第３図(a)）。その後、ジクロ
ルシランとアンモニアを用いたCVD法により全面に側壁
ゲート絶縁膜となるSiN膜２６を500Å程度形成し、続け
てシランガスを用いたCVD法によりSiO2膜２７を3000Å
程度形成する（第３図(b)）。そしてCF4ガスとH2ガスを
用いた反応性イオンエツチング（RIE）法により全面エ
ツチングしてSiO2膜２７をゲート電極２４側壁の段差部
に自己整合させて残置させ、このSiO2膜２７とゲート電
極２４とこのゲート電極２４の側壁部のSiN膜２６とを
マスクとして、加速電圧100KeV、ドーズ量５×1015／cm
2の条件でＡｓをイオン注入してｎ＋層（第２の拡散
層）２８１，２８２を形成する（第３図(c)）。この後
例えば、1000℃、N2中、２０分の熱処理を行つてｎ−層
２５１，２５２およびｎ＋層２８１，２８２のＡｓを活
性化する。こうして、ゲート領域に自己整合された低濃
度で浅いｎ−層２５１，２５２とこれらに重なる高濃度
で深いｎ＋層２８１，２８２とからなるソース、ドレイ
ン拡散層が得られる。
造を示し、第３図(a)〜(f)はその製造工程を示してい
る。これを製造工程に従つて説明すると、まずＰ型Si基
板２１にフイールド酸化膜２２を形成し、素子領域に20
0Å程度のゲート酸化膜２３を介して4000Å程度のリン
を含む多結晶シリコン膜によるゲート電極２４を形成す
る。次いでゲート電極２４をマスクとして加速電圧70Ke
V、ドーズ量１×1012／cm2の条件でＡｓをイオン注入し
てソース、ドレイン領域にｎ−層（第１の拡散層）２５
１，２５２を形成する（第３図(a)）。その後、ジクロ
ルシランとアンモニアを用いたCVD法により全面に側壁
ゲート絶縁膜となるSiN膜２６を500Å程度形成し、続け
てシランガスを用いたCVD法によりSiO2膜２７を3000Å
程度形成する（第３図(b)）。そしてCF4ガスとH2ガスを
用いた反応性イオンエツチング（RIE）法により全面エ
ツチングしてSiO2膜２７をゲート電極２４側壁の段差部
に自己整合させて残置させ、このSiO2膜２７とゲート電
極２４とこのゲート電極２４の側壁部のSiN膜２６とを
マスクとして、加速電圧100KeV、ドーズ量５×1015／cm
2の条件でＡｓをイオン注入してｎ＋層（第２の拡散
層）２８１，２８２を形成する（第３図(c)）。この後
例えば、1000℃、N2中、２０分の熱処理を行つてｎ−層
２５１，２５２およびｎ＋層２８１，２８２のＡｓを活
性化する。こうして、ゲート領域に自己整合された低濃
度で浅いｎ−層２５１，２５２とこれらに重なる高濃度
で深いｎ＋層２８１，２８２とからなるソース、ドレイ
ン拡散層が得られる。
この後、マスク材として用いたSiO2膜２７を除去し、次
いでCF4ガスとH2ガスを含むRIE法により全面エツチング
してゲート電極２４の側壁だけにSiN膜２６を残して側
壁ゲート絶縁膜を形成し、この状態でゲート電極２４お
よびソース、ドレイン拡散層表面を露出させる。そして
スパツタ法により全面にプラチナ（Pt）膜２９を500Å
程度被着し、N2ガスとH2ガスを含む雰囲気中で550℃、
２０分の熱処理を施すことにより、ソース、ドレイン拡
散層表面およびゲート電極２４表面にPtシリサイド膜３
０１〜３０３を形成する（第３図(d)）。この後、未反
応のPt膜２９を王水によりエツチング除去する（第３図
(e)）。こうしてソース、ドレイン拡散層およびゲート
電極２４上に自己整合的にPtシリサイド膜３０１〜３０
３を形成することができる。
いでCF4ガスとH2ガスを含むRIE法により全面エツチング
してゲート電極２４の側壁だけにSiN膜２６を残して側
壁ゲート絶縁膜を形成し、この状態でゲート電極２４お
よびソース、ドレイン拡散層表面を露出させる。そして
スパツタ法により全面にプラチナ（Pt）膜２９を500Å
程度被着し、N2ガスとH2ガスを含む雰囲気中で550℃、
２０分の熱処理を施すことにより、ソース、ドレイン拡
散層表面およびゲート電極２４表面にPtシリサイド膜３
０１〜３０３を形成する（第３図(d)）。この後、未反
応のPt膜２９を王水によりエツチング除去する（第３図
(e)）。こうしてソース、ドレイン拡散層およびゲート
電極２４上に自己整合的にPtシリサイド膜３０１〜３０
３を形成することができる。
この後、従来と同様に全面をCVDによるSiO2膜３１でお
おい、コンタクトホールを開孔してAl−Si膜によるソー
ス電極３２、ドレイン電極３３その他の配線を形成して
完成する（第３図(f)）。
おい、コンタクトホールを開孔してAl−Si膜によるソー
ス電極３２、ドレイン電極３３その他の配線を形成して
完成する（第３図(f)）。
この実施例によれば、ソース、ドレイン拡散層上には低
抵抗のｎ＋層２８１，２８２上から高抵抗のｎ−層２５
１，２５２上にまたがつてPtシリサイド膜３０１，３０
２が配設されるため、ゲート領域側にｎ−層２５１，２
５２を設けたことによるドレイン電流の低下やgmの低下
が補償される。従つて、微細化による種々の問題を解決
しながら、MOSFETの優れた特性を確保することができ
る。又この実施例ではゲート電極２４上にもPtシリサイ
ド３０３が重ねられており、ゲート電極抵抗の低減化に
より、MOSFETのより一層の高速動作が可能となつてい
る。更に、ソース、ドレイン電極３２，３３はPtシリサ
イド膜３０１，３０２にそれぞれコンタクトするため、
この部分の接触抵抗が小さく、このこともMOSFET特性の
向上に寄与している。
抵抗のｎ＋層２８１，２８２上から高抵抗のｎ−層２５
１，２５２上にまたがつてPtシリサイド膜３０１，３０
２が配設されるため、ゲート領域側にｎ−層２５１，２
５２を設けたことによるドレイン電流の低下やgmの低下
が補償される。従つて、微細化による種々の問題を解決
しながら、MOSFETの優れた特性を確保することができ
る。又この実施例ではゲート電極２４上にもPtシリサイ
ド３０３が重ねられており、ゲート電極抵抗の低減化に
より、MOSFETのより一層の高速動作が可能となつてい
る。更に、ソース、ドレイン電極３２，３３はPtシリサ
イド膜３０１，３０２にそれぞれコンタクトするため、
この部分の接触抵抗が小さく、このこともMOSFET特性の
向上に寄与している。
またこの実施例の方法によれば、ソース、ドレイン拡散
層およびこの上に配設されるPtシリサイド膜を全て自己
整合で形成することができ、微細MOSFETを用いた集積回
路の信頼性向上、歩留り向上が図られる。更に、このよ
うにして形成されたＭＯＳトランジスタでは、ｎ＋層２
８１，２８２の表面が、Ptシリサイド膜３０１，３０２
によって完全には覆われていないので、Ptシリサイド膜
３０１，３０２の電位によるｎ−層２５１，２５２の電
位上昇はさほど大きくなく、ゲート破壊という問題は生
じない。
層およびこの上に配設されるPtシリサイド膜を全て自己
整合で形成することができ、微細MOSFETを用いた集積回
路の信頼性向上、歩留り向上が図られる。更に、このよ
うにして形成されたＭＯＳトランジスタでは、ｎ＋層２
８１，２８２の表面が、Ptシリサイド膜３０１，３０２
によって完全には覆われていないので、Ptシリサイド膜
３０１，３０２の電位によるｎ−層２５１，２５２の電
位上昇はさほど大きくなく、ゲート破壊という問題は生
じない。
この発明は上記実施例に限られない。例えば上記実施例
でのｎ＋層２８１，２８２の形成工程をPtシリサイド膜
３０１〜３０３の形成工程後に行うことが可能である。
その実施例の要部工程を第４図(a)〜(c)により説明すれ
ば次のとおりである。先の実施例と同様にＰ型Si基板２
１にゲート酸化膜２３を介して多結晶シリコンからなる
ゲート電極２４を形成し、このゲート電極２４をマスク
としてイオン注入によりｎ−層２５１，２５２を形成し
た後、全面にCVDによるSiN膜２６を形成する（第４図
(a)）。
でのｎ＋層２８１，２８２の形成工程をPtシリサイド膜
３０１〜３０３の形成工程後に行うことが可能である。
その実施例の要部工程を第４図(a)〜(c)により説明すれ
ば次のとおりである。先の実施例と同様にＰ型Si基板２
１にゲート酸化膜２３を介して多結晶シリコンからなる
ゲート電極２４を形成し、このゲート電極２４をマスク
としてイオン注入によりｎ−層２５１，２５２を形成し
た後、全面にCVDによるSiN膜２６を形成する（第４図
(a)）。
この後、RIE法によつてゲート電極２４の側壁にのみSiN
膜２６を残して他を除去し、Pt膜の被着、熱処理そして
未反応のPt膜の除去の工程を経てｎ−層２５１，２５２
表面およびゲート電極２４表面にのみPtシリサイド膜３
０１〜３０３を形成する（第４図(b)）。この後、CVD法
によるSiO2膜２７を堆積しこれをRIEによりゲート電極
側壁部にのみ残して除去し、イオン注入を行つてｎ＋層
２８１，２８２を形成する（第４図(c)）。こうして先
の実施例と同様の構造を得ることができる。
膜２６を残して他を除去し、Pt膜の被着、熱処理そして
未反応のPt膜の除去の工程を経てｎ−層２５１，２５２
表面およびゲート電極２４表面にのみPtシリサイド膜３
０１〜３０３を形成する（第４図(b)）。この後、CVD法
によるSiO2膜２７を堆積しこれをRIEによりゲート電極
側壁部にのみ残して除去し、イオン注入を行つてｎ＋層
２８１，２８２を形成する（第４図(c)）。こうして先
の実施例と同様の構造を得ることができる。
この実施例によれば、ｎ＋層２８１，２８２の拡散のた
めのマスク材としたSiO2膜２７をそのまま残すことがで
きる。従つてゲート電極側壁にテーパがついた状態でそ
の後の工程を行うことができるため、配線の段切れを防
止することができ、先の実施例より更に信頼性向上、歩
留り向上が図られる。
めのマスク材としたSiO2膜２７をそのまま残すことがで
きる。従つてゲート電極側壁にテーパがついた状態でそ
の後の工程を行うことができるため、配線の段切れを防
止することができ、先の実施例より更に信頼性向上、歩
留り向上が図られる。
また本発明は、Ptシリサイド膜３０１〜３０３の形成工
程とｎ＋層２８１，２８２の形成工程の順序だけでな
く、ｎ−層２５１，２５２とｎ＋層２８１，２８２およ
びPtシリサイド膜３０１〜３０３の形成工程を任意に入
れ替えることが可能である。
程とｎ＋層２８１，２８２の形成工程の順序だけでな
く、ｎ−層２５１，２５２とｎ＋層２８１，２８２およ
びPtシリサイド膜３０１〜３０３の形成工程を任意に入
れ替えることが可能である。
更に本発明は以下に列記するように種々変形実施するこ
とができる。
とができる。
Ptシリサイド膜に代つて、同様の方法によるＷシリ
サイド、Ｔｉシリサイド、Ｍｏシリサイド等を用い得
る。
サイド、Ｔｉシリサイド、Ｍｏシリサイド等を用い得
る。
Ptシリサイド膜に代つて、CVP法によりSi上に選択
的にデポジツトすることができるＷ膜を用いることがで
きる。
的にデポジツトすることができるＷ膜を用いることがで
きる。
ゲート電極材料は多結晶シリコンの他、Ｗ，Ｍｏ，
MoSi，Al等を用い得る。
MoSi，Al等を用い得る。
ゲート電極側壁に残すSiN膜２６とｎ＋層拡散のた
めのマスク材となるSiO2膜２７の材料選択も種々可能で
ある。例えば、Al2O3、多結晶シリコン、ゲート電極で
ある多結晶シリコンを直接窒化したSiN、熱酸化によるS
iO2、レジスト等を適当に組合せることができる。
めのマスク材となるSiO2膜２７の材料選択も種々可能で
ある。例えば、Al2O3、多結晶シリコン、ゲート電極で
ある多結晶シリコンを直接窒化したSiN、熱酸化によるS
iO2、レジスト等を適当に組合せることができる。
実施例ではソース、ドレインを同じ構造としたが、
ソース側は従来と同様の構造であつてもよい。
ソース側は従来と同様の構造であつてもよい。
シリサイドの形成方法として、熱処理によらず、金
属膜とＳｉの界面を含む領域にＡｓ，Ｓｉ，Ａｒ等のイ
オンを打込むいわゆるイオンビーム・ミキシング法を利
用することができる。
属膜とＳｉの界面を含む領域にＡｓ，Ｓｉ，Ａｒ等のイ
オンを打込むいわゆるイオンビーム・ミキシング法を利
用することができる。
第１図は従来のMOSFET構造例を示す図、第２図は本発明
の一実施例のMOSFET構造を示す図、第３図(a)〜(f)はそ
の製造工程を示す図、第４図(a)〜(c)は他の実施例の要
部製造工程を示す図である。 ２１……Ｐ型Si基板、２２……フイールド酸化膜、２３
……ゲート酸化膜、２４……多結晶シリコンゲート電
極、２５１，２５２……ｎ−層（第１の拡散層）、２６
……SiN膜、２７……SiO2膜、２８１，２８２……ｎ＋
層（第２の拡散層）、２９……Pt膜、３０１〜３０３…
…Ptシリサイド膜、３１……SiO2膜、３２……ソース電
極、３３……ドレイン電極。
の一実施例のMOSFET構造を示す図、第３図(a)〜(f)はそ
の製造工程を示す図、第４図(a)〜(c)は他の実施例の要
部製造工程を示す図である。 ２１……Ｐ型Si基板、２２……フイールド酸化膜、２３
……ゲート酸化膜、２４……多結晶シリコンゲート電
極、２５１，２５２……ｎ−層（第１の拡散層）、２６
……SiN膜、２７……SiO2膜、２８１，２８２……ｎ＋
層（第２の拡散層）、２９……Pt膜、３０１〜３０３…
…Ptシリサイド膜、３１……SiO2膜、３２……ソース電
極、３３……ドレイン電極。
フロントページの続き (56)参考文献 特開 昭57−121278（ＪＰ，Ａ) 特開 昭57−124476（ＪＰ，Ａ) 特開 昭55−125649（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板にゲート絶縁膜を介してゲート
電極を形成する工程と、このゲート電極をマスクとして
不純物をドープしてソース、ドレイン領域に低濃度の第
１の拡散層を形成する工程と、全面に側壁ゲート絶縁膜
となる絶縁膜を形成する工程と、前記ゲート電極の側壁
段差部に自己整合的にマスク材を形成する工程と、この
マスク材と前記ゲート電極とこのゲート電極の側壁部の
前記側壁ゲート絶縁膜となる絶縁膜とをマスクとして不
純物をドープして前記第１の拡散層に重なる第１の拡散
層より高濃度の第２の拡散層を形成する工程と、前記マ
スク材を除去する工程と、前記ゲート電極の側壁部以外
の前記側壁ゲート絶縁膜となる絶縁膜を除去して側壁ゲ
ート絶縁膜を形成する工程と、前記第２の拡散層表面か
ら前記第１の拡散層表面の途中までまたがるように導体
膜を自己整合的に配設する工程とを備えたことを特徴と
する半導体装置の製造方法。 - 【請求項２】半導体基板にゲート絶縁膜を介してゲート
電極を形成する工程と、このゲート電極をマスクとして
不純物をドープしてソース、ドレイン領域に低濃度の第
１の拡散層を形成する工程と、全面に側壁ゲート絶縁膜
となる絶縁膜を形成する工程と、前記ゲート電極の側壁
部以外の前記側壁ゲート絶縁膜となる絶縁膜を除去して
側壁ゲート絶縁膜を形成する工程と、前記側壁ゲート絶
縁膜に自己整合的に前記第１の拡散層表面に導体膜を配
設する工程と、前記ゲート電極の側壁段差部に自己整合
的にマスク材を形成する工程と、このマスク材と前記ゲ
ート電極とこのゲート電極の側壁部の前記側壁ゲート絶
縁膜となる絶縁膜とをマスクとして不純物をドープして
前記第１の拡散層に重なる第１の拡散層に重なる第１の
拡散層より高濃度の第２の拡散層を形成する工程とを備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048128A JPH0644572B2 (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58048128A JPH0644572B2 (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59172775A JPS59172775A (ja) | 1984-09-29 |
| JPH0644572B2 true JPH0644572B2 (ja) | 1994-06-08 |
Family
ID=12794684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58048128A Expired - Lifetime JPH0644572B2 (ja) | 1983-03-23 | 1983-03-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644572B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61187370A (ja) * | 1985-02-15 | 1986-08-21 | Toshiba Corp | Ｍｏｓｆｅｔの製造方法 |
| JPH0740604B2 (ja) * | 1985-07-30 | 1995-05-01 | ソニー株式会社 | Ｍｏｓ半導体装置の製造方法 |
| ATE78364T1 (de) * | 1985-12-04 | 1992-08-15 | Advanced Micro Devices Inc | Feldeffekttransistor. |
| JPS62274776A (ja) * | 1986-05-23 | 1987-11-28 | Hitachi Ltd | 半導体装置 |
| JPS63260079A (ja) * | 1987-04-16 | 1988-10-27 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH01179364A (ja) * | 1987-12-29 | 1989-07-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓ型トランジスタ及びその製法 |
| JP2551127B2 (ja) * | 1989-01-07 | 1996-11-06 | 三菱電機株式会社 | Ｍｉｓ型半導体装置およびその製造方法 |
| DE69211329T2 (de) * | 1992-03-27 | 1996-11-28 | Ibm | Verfahren zum Herstellen von pseudo-planaren Dünnschicht PFET-Anordnungen und hierdurch erzeugte Struktur |
| JP2842842B2 (ja) * | 1995-06-16 | 1999-01-06 | 松下電器産業株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| JP4971593B2 (ja) * | 2005-01-11 | 2012-07-11 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
| JPS57124476A (en) * | 1981-01-26 | 1982-08-03 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57121278A (en) * | 1981-01-20 | 1982-07-28 | Sanyo Electric Co Ltd | Manufacture of mos type transistor |
-
1983
- 1983-03-23 JP JP58048128A patent/JPH0644572B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59172775A (ja) | 1984-09-29 |
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