JPH04186876A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＭＯ３型不揮発性半導体記憶装置の製造方法に関し。

セル部と周辺部のゲートパターニング時に発生するゲー
ト幅の細りゃバラツキなどを防止することを目的とし。

蓄積電極および制御電極を持つメモリトランジスタから
成るセル部と、単層ゲート電極を持つトランジスタから
成る周辺部とから構成されるＭＯ３型不揮発性半導体記
憶装置の製造方法であって。

半導体基板上にゲート絶縁膜と成る第１絶縁膜を形成す
る工程と、セル部に蓄積電極と成る第１導電層を形成す
る工程と、該第１導電層上に第２絶縁膜を形成する工程
と、全面にセル部の制御電極および周辺部の単層ゲート
電極と成る第２導電層を形成する工程と１周辺部をマス
ク層で被覆する工程と、セル部をパターニングして制御
電極を形成する工程と、セル部および周辺部を同時にパ
ターニングしてセル部の蓄積電極および周辺部の単層ゲ
ート電極を形成する工程とを含むように構成する。

［産業上の利用分野］ 本発明は、半導体装置の製造方法、特にＭＯ３型不揮発
性半導体記憶装置の製造方法に関する。

高集積化が進むのに伴って、半導体装置は、その様々な
スペックを縮小していかなければならない。チャネル長
の縮小は、そのさいたるものである。そのためには、ゲ
ートパターニング時におけるレジストの形状に細心の注
意を払う必要がある。

というのは、粗悪なレジスト形状で微細なパターニング
を行うことは不可能であるからである。

ＭＯ３型不揮発性半導体記憶装置は、蓄積電極（フロー
ティングゲート）および制御電極（コントロールゲート
）の２層ゲート構造のメモリトランジスタから成るセル
部と、単層ゲート構造のトランジスタから成る周辺部と
から構成されるので。

ゲートパターニング時におけるレジストの形状が特に重
要になる。

本発明は、このゲートパターニング時におけるレジスト
形状の保持を良好に行うための技術を提供するものであ
る。

〔従来の技術〕

第２図は、従来のＭＯ３型不揮発性半導体記憶装置の製
造方法の各工程を示す図である。

以下、セル部の形成と周辺部の形成とを並行して工程順
に説明する。

〈工程１．■〉 ［セル部］シリコン基板５１の表面に、ＦＯχ（フィー
ルド酸化膜）５２ａ、５２ｂ、および第１シリコン酸化
膜５３−１を形成する。

「周辺部」シリコン基板５１の表面に、ＦＯχ（フィー
ルド酸化膜）５２ｃ、５２ｄ、および第１シリコン酸化
膜５３−２を形成する。

〈工程２．■〉 ［セル部］表面に第１ポリシリコン層５４を形成する。

［周辺部〕前工程のまま。

〈工程３．■〉 ［セル部コ表面に第２シリコン酸化膜５５を形成する。

［周辺部］前工程のまま。

〈工程４．■〉 ［セル部］表面に第２ポリシリコン層５６−１を形成す
る。

［周辺部１表面に第２ポリシリコン層５６−２を形成す
る。

〈工程５．■〉 ［セル部］表面に第ルジスト５７−１を塗布した後バタ
ーニングする。

［周辺部１表面に第ルジス）５７−２を塗布した後パタ
ーニングする。

〈工程６．■、■〉 ［セル部］第ルジスト５７−１をマスクとして第２ポリ
シリコン層５６−１をエンチングし、制御電極５８を形
成する。

［周辺部］第ルジスト５７−２をマスクとして第２ポリ
シリコン層５６−２をエツチングし、ゲート電極５９を
形成する。

〈工程７．■〉 ［セル部］表面に第２レジス）６０−１を塗布する。

［周辺部１表面に第２レジス）６０−２を塗布する。

〈工程８．■、■〉 ［セル部コ第２レジスト６０−１を剥離する。

［周辺部］前工程のまま。

〈工程９．■、■〉 ［セル部］第ルジスト５７−１をマスクとして第２シリ
コン酸化膜５５および第１ポリシリコン層５４をエツチ
ングし、蓄積電極６１を形成する。

［周辺部］前工程のまま。

〈工程１０．■、［相］〉 ［セル部］第ルジスト５’ｌ−１を剥離する。

［周辺部］第２レジスト６０−２および第ルンスト５７
−２を剥離する。

〈工程１１．■〉 ［セル部］表面に第３シリコン酸化膜６２−１を形成し
た後、イオン注入法によってソース領域６３−１および
トレイン領域６４−１を形成する。

［周辺部１表面に第３シリコン酸化膜６２−２を形成し
た後、イオン注入法によってソース領域６３−２および
ドレイン領域６４−２を形成する。

〈工程１２．＠＞ ［セル部］表面に層間絶縁膜６５−１を形成した後、コ
ンタクトホール６６−１を開口する。

［周辺部１表面に層間絶縁膜６５−２を形成した後、コ
ンタクトホール６６−２を開口する。

〈工程１３．■〉 ［セル部］ＡＩ配線６７−１を形成した後１表面をカバ
ー膜６８−１で被覆する。

１周辺部二Ａ１配線６７−２を形成した後１表面をカバ
ー膜６８−２で被覆する。

〔発明が解決しようとする課題：・ 従来例では、工程６（■）において、セル部で第ルジス
ト５７−１をマスクとして第２ポリシリコン層５６−１
をエツチングすることにより制御電極５８を形成し１周
辺部で第ルジスト５７−２をマスクとして第２ポリシリ
コン層５６−２をエツチングすることによりゲート電極
５９を形成した後、工程７（■）において、セル部およ
び周辺部の全面に第２レジスト６０を塗布し、工程８（
■、■）において１周辺部の第２レジスト６０−２は残
してセル部の第２レジスト６０−１を剥離している。

これは、工程９（■）において、蓄積電極６１をバター
ニングする時に周辺部のゲートパターンを保護するため
に行うものである。

しかし５工程８（■、■）において１周辺部の第２レジ
スト６０−２は残してセル部の第２レジスト６０−１を
剥離し、第ルジスト５７−１４露出させた時に、この第
ルジス）５７−１が初期の形状を保持していることは難
しく、細りゃ剥がれなどの劣化が発生する。こうなると
、続く工程９（■）において、蓄積電極６１を正確にバ
ターニングすることができなくなる。

その結果、セル部のゲート幅が小さくなったり。

バラツキが生したりすることとなる。

セル部の第ルジス）５’ｌ−１の形状の劣化は。

残しておかなければならない第ルジスト５７−１の上で
第２レジスト６０−１の剥離を行うという従来例では避
けることのできない問題である。

この問題点の解決策として、第２レジスト６０を塗布す
る前に第２レジスト６０を硬化させる方法があるが、高
集積化が進んでゲート長が短くなっている現在では、は
とんど効果がない。

本発明は、上述した問題点を解決して、セル部と周辺部
のゲートバターニング時に発生するゲート幅の細りゃバ
ラツキなどを防止した半導体装置の製造方法、特にＭＯ
Ｓ型不揮発性半導体記憶装置の製造方法を提供すること
を目的とする。

〔課題を解決するための手段〕

上記の目的を達成するために１本発明に係る半導体装置
の製造方法は、蓄積電極および制御電極を持つメモリト
ランジスタから成るセル部と、単層ゲート電極を持つト
ランジスタから成る周辺部とから構成されるＭＯＳ型不
揮発性半導体記憶装置の製造方法であって、半導体基板
上にゲート絶縁膜と成る第１絶縁膜を形成する工程と、
セル部に蓄積電極と成る第１導電層を形成する工程と。

該第１導電層上に第２絶縁膜を形成する工程と。

全面にセル部の制御電極および周辺部の単層ゲート電極
と成る第２導電層を形成する工程と１周辺部をマスク層
で被覆する工程と、セル部をバターニングして制御電極
を形成する工程と、セル部および周辺部を同時にバター
ニングしてセル部の蓄積電極および周辺部の単層ゲート
電極を形成する工程とを含むように構成する。

〔作　用； 本発明では、セル部の制御電極および周辺部の単層ゲー
ト電極と成る第２導電層を形成した後。

周辺部をマスク層で被覆している。そして、セル部をバ
ターニングして制御電極を形成した後、セル部および周
辺部を同時にパターニングしてセル部の蓄積電極および
周辺部の単層ゲート電極を形成している。

すなわち、従来例のように２種類のレジストを用いてい
ないので、セル部と周辺部のゲートパターニング時に発
生するゲート幅の細りゃバラツキなどが発生しない。

〔実　施　例〕

第１図は１本発明ムこ係るＭＯ３型不揮発性半導体記憶
装置の製造方法の一実施例の各工程を示す図である。

以下、セル部の形成と周辺部の形成とを並行して工程順
に説明する。

〈工程１．■〉 ［セル部］シリコン基板１１の表面に、ＦＯＸ（フィー
ルド酸化膜）１２ａ、１２ｂ、および第１シリコン酸化
膜１３−１を形成する。

［周辺部］シリコン基板工１の表面に、ＦＯＸ（フィー
ルド酸化膜）１２ｃ、１２ｄ、および第】シリコン酸化
膜１３−２を形成する。

〈工程２．■〉 ［セル部］表面に第１ポリシリコン層１４を形成する。

［周辺部］前工程のまま。

く工程３．■〉 ［セル部］表面に第２シリコン酸化膜１５を形成する。

［周辺部］前工程のまま。

〈工程４．■〉 ［セル部］表面に第２ポリシリコン層１６−１を形成す
る。

［周辺部］表面に第２ポリシリコン層１６−２を形成す
る。

〈工程５．■〉 Ｆセル部］前工程のまま。

［周辺部］表面にシリコン酸化膜などから成るマスク層
１７を形成する。

〈工程６．■、■〉 ［セル部］表面にレジストを塗布した後、パターニング
してレジスト１８−１を形成する。

レジスト１８−１をマスクとして第２ポリシリコン層１
６−１をエツチングし、制御電極１９を形成する。

［周辺部］表面にレジストを塗布した後、バターニング
してレジスト１８−２を形成する。

〈工程７．■、■〉 ［セル部］レジスト１８−１をマスクとして第２シリコ
ン酸化膜１５および第１ポリシリコン層１４をエツチン
グし、蓄積電極２０を形成する。

［周辺部コレシスト１８−２をマスクとしてマスク層１
７および第２ポリシリコン層１６−２をエンチングし、
ゲート電極２１を形成する。

〈工程８．■、■〉 ［セル部］レジスト１８−１を剥離する。

［周辺部］レジストＩ　８−２を剥離する。

〈工程９．■〉 ［セル部］表面に第３シリコン酸化膜２２−１を形成し
た後、イオン注入法によってソース領域２３−１および
ドレイン領域２４−１を形成する。

［周辺部］表面に第３シリコン酸化膜２２−２を形成し
た後５　イオン注入法によってソース領域２３−２およ
びドレイン領域２４−２を形成する。

〈工程１０．［相］〉 Ｃセル部コ表面に眉間絶縁膜２５−１を形成した後、コ
ンタクトホール２６−１を開口する。

［周辺部］表面に眉間絶縁膜２５−２を形成した後、コ
ンタクトホール２６−２を開口する。

〈工程１１．■〉 ［セ！し部］ＡＩ配線２７−１を形成した後１表面をカ
バー膜２８−１で被覆する。

［周辺部］ＡＩ配線２７−２を形成した後１表面をカバ
ー膜２８−２で被覆する。

［発明の効果〕 本発明によれば、蓄積電極および制御電極を持つメモリ
トランジスタから成るセル部と、単層ゲート電極を持つ
トランジスタから成る周辺部とから構成されるＭＯ３型
不揮発性半導体記憶装置の製造において、セル部と周辺
部のゲートパターニング時に発生するゲート幅の細りゃ
バラツキなどを防止することが可能になる。

したがって１本発明は、ますます高集積化し。

微細化するＭＯ３型不揮発性半導体記憶装置の性能およ
び信転性の向上に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明の一実施例の各工程を示す図。 第２図は従来例の各工程を示す図である。 第１図において １１：シリコン基板 １２　：　ＦＯＸ　（フィールド酸化膜）１３：第１シ
リコン酸化膜 １４：第１ポリシリコン層 １５：第２シリコン酸化膜 １６：第２ポリシリコン層 １７：マスク層 １８ニレジスト １９：制御電極 ２０：蓄積電極 ２１：ゲート電極 ２２：第３シリコン酸化膜 ２３：ソース傾城 ２４ニドレイン領域 ２５：眉間絶縁膜 ２６：コンタクトホール ２７：アルミニウム配線 ２８：カハー膜

Claims (1)

1. 【特許請求の範囲】 蓄積電極および制御電極を持つメモリトランジスタから
   成るセル部と、単層ゲート電極を持つトランジスタから
   成る周辺部とから構成されるＭＯＳ型不揮発性半導体記
   憶装置の製造方法であって、半導体基板上にゲート絶縁
   膜と成る第１絶縁膜を形成する工程と、 セル部に蓄積電極と成る第１導電層を形成する工程と、 該第１導電層上に第２絶縁膜を形成する工程と、全面に
   セル部の制御電極および周辺部の単層ゲート電極と成る
   第２導電層を形成する工程と、周辺部をマスク層で被覆
   する工程と、 セル部をパターニングして制御電極を形成する工程と、 セル部および周辺部を同時にパターニングしてセル部の
   蓄積電極および周辺部の単層ゲート電極を形成する工程 とを含むことを特徴とする半導体装置の製造方法。