JPH0496279A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要〕 不揮発性半導体記憶装置の製造方法に関し、セルトラン
ジスタ部の電極間絶縁膜及びフローティングゲートの細
り、ばらつきがないように安定にパターニングにより形
成することができる不揮発性半導体記憶装置の製造方法
を提供することを目的とし、 セルトランジスタ部及び周辺トランジスタ部の基板上に
ゲート絶縁膜を形成する工程と、該セルトランジスタ部
及び該周辺トランジスタ部の該ゲート絶縁膜を覆うよう
に蓄積電極形成用の導電性膜を形成する工程と、該周辺
トランジスタ部の該導電性膜を除去して該ゲート絶縁膜
を露出させるとともに、該セルトランジスタ部の該導電
性膜を残す工程と、該セルトランジスタ部の該導電性膜
上に絶縁膜を形成する工程と、該セルトランジスタ部の
該絶縁膜上に制御電極形成用の導電性膜を形成するとと
もに、該周辺トランジスタ部の該ゲ−ト絶縁膜上にゲー
ト電極形成用の導電性膜を形成する工程と、該セルトラ
ンジスタ部の該導電性股上に制御電極、電極間絶縁膜及
び蓄積電極形成用のマスク層を形成するとともに、周辺
トランジスタ部を覆うようにマスク層を形成する工程と
、該マスク層を用いて該セルトランジスタ部の該導電性
膜、該絶縁膜及び該導電性膜を選択的にエツチングして
該導電性膜からなる制御電極と、該絶縁膜からなる電極
間絶縁膜と、該導電性膜からなる蓄積電極を形成する工
程と、該セルトランジスタ部及び該周辺トランジスタ部
の該マスク層を除去する工程と、該周辺トランジスタ部
の該導電性膜上にゲート電極形成用のマスク層を形成す
るとともに、該セルトランジスタ部を覆うようにマスク
層を形成する工程と、該マスク層を用いて該周辺トラン
ジスタ部の該導電性膜を選択的にエツチングしてゲート
電極を形成する工程と、該セルトランジスタ部及び該周
辺トランジスタ部の該マスク層を除去する工程とを含む
ように構成し、又はセルトランジスタ部および周辺トラ
ンジスタ部の基板上にゲート絶縁膜を形成する工程と、
該セルトランジスタ部及び該周辺トランジスタ部の該ゲ
ート絶縁膜を覆うように蓄積電極形成用の導電性膜を形
成する工程と、該周辺トランジスタ部の該導電性膜を除
去して該ゲート絶縁膜を露出させるとともに、該セルト
ランジスタ部の該導電性膜を残す工程と、該セルトラン
ジスタ部の該導電性膜上に絶縁膜を形成する工程と、該
セルトランジスタ部の該絶縁膜上に制御電極形成用の導
電性膜を形成するとともに、該周辺トランジスタ部の該
ゲート絶縁膜上にゲート電極形成用の導電性膜を形成す
る工程と、該周辺トランジスタ部の該導電性膜上にゲー
ト電極形成用のマスク層を形成するとともに、該セルト
ランジスタ部を覆うようにマスク層を形成する工程と、
該マスク層を用いて該周辺トランジスタ部の該導電性膜
を選択的にエツチングしてゲート電極を形成する工程と
、該セルトランジスタ部及び該周辺トランジスタ部の該
マスク層を除去する工程と、該セルトランジスタ部の該
導電性膜上に制御電極、電極間絶縁膜及び蓄積電極形成
用のマスク層を形成するとともに、周辺トランジスタ部
を覆うようにマスク層を形成する工程と、該マスク層を
用いて該セルトランジスタ部の該導電性膜、該絶縁膜及
び該導電性膜を選択的にエツチングして該導電性膜から
なる制御電極と、該絶縁膜からなる電極間絶縁膜と、該
導電性膜からなる蓄積電極を形成する工程と、該セルト
ランジスタ部及び該周辺トランジスタ部の該マスク層を
除去する工程と、を含むように構成する。

〔産業上の利用分野〕

本発明は、特にＭＯ３型不揮発性半導体記憶装置の製造
方法に関する。

半導体装置の高集積化が要求されるにつれ、半導体装置
はその様々なスペックを縮小していかねばならず、当然
チャネル長は最たるものである。

そのため、ゲートパターニング時のレジストの形状にも
注意を払わねばならない。粗悪なレジスト形状での微細
なパターニングは不可能であるからだ。

ＭＯ３型不揮発性半導体記憶装置においてはセルトラン
ジスタのゲートが蓄積電極と制御電極の２層構造で周辺
トランジスタのゲートが通常の１層構造なので、従来セ
ルゲートパターニングは制御電極のパターニング時に周
辺トランジスタのゲートを同時にパターニングし、レジ
スト剥離を行わずに蓄積電極パターニング前に周辺トラ
ンジスタ部をマスクしてから蓄積電極をパターニングす
るという方法で行われていた。つまり周辺トランジスタ
部にレジストでマスクする際、セル部のゲートパターニ
ング用のレジストは上部にレジストを被せられることに
なり、更に周辺トランジスタ部にレジストを残し、セル
部はレジストを除去するという工程を経て、そのレジス
トでセル部の蓄積電極をパターニングすることになる。

問題となるのはこのセル部のレジストが初期の形状を蓄
積電極パターニング時まで保っていられるかである。

残しておかねばならないレジストの上でレジストの除去
が行われるので、レジストの形状が劣化してもおかしく
ない。レジストの形状が劣化すると当然のことながらセ
ルのゲート幅が小さくなるとかばらつくとかいった問題
が生ずる。

そのため、周辺トランジスタにマスクする前にセル部の
レジストを硬化させる方法がとられているが、高集積化
でゲート長が短くなっている現在ではあまり効果がない
。

〔従来の技術〕

第３図は従来の不揮発性半導体記憶装置の製造方法を説
明する図であり、第３図（１ａ）〜（１３ａ）はセルト
ランジスタ部の断面構造図、第３図（］ｂ）〜（１３ｂ
　）は周辺トランジスタ部の断面構造図である。第３図
において、３１はフローティングゲート（蓄積電極）と
コントロールゲート（制御電極）を有するセルトランジ
スタが形成されるセルトランジスタ部、３２は１層のゲ
ートを有するＭＯ３Ｉ−ランリスタが形成される周辺ト
ランジスタ部、３３はＳｉ等からなる基板、３４はＳｉ
Ｏ。

等からなるフィールド酸化膜、３５は３ｉ０２等からな
るゲート酸化膜、３６はポリシリコン膜、３６ａはポリ
Ｓｉ等からなるフローティングゲート、３７はＳｉＯ□
等からなるシリコン酸化膜、３７ａはＳｉＯ２等からな
る電極間絶縁膜、３８はポリシリコン膜、３８ａはポリ
Ｓｉ等からなるコントロールゲート、３８ｂはポリＳｉ
等からなるゲート電極、３９ａはコントロールゲー）３
８ａ、電極間絶縁膜３７ａ及びフローティングゲート３
６ａ形成用のレジストマスク、３９ｂはゲート電極３８
ｂ形成用のレジストマスク、４０はレジスト層、４１ａ
、４１ｂは５ｉ０２等からなるシリコン酸化膜、４２ａ
、４２ｂはソース／ドレイン拡散層、４３はＰＳＧ等か
らなる眉間絶縁膜、４４は層間絶縁膜４３に形成された
コンタクトホール、４５はＡｆｆ等からなる配線層、４
ＧはＰＳＧ等からなるカバー膜である。

次に、その製造方法について説明する。

まず、第３図（１ａ）、（１ｂ）に示すように、ＬＯＧ
Ｏ３によりセルトランジスタ部３１及び周辺トランジス
タ部３２の基板３３を酸化してトランジスタ絶縁領域と
なるフィールド酸化膜３４を形成するととも乙こ、トラ
ンジスタ領域を形成した後、例えば熱酸化により基板３
３を酸化してゲート酸化膜３５を形成する。

次に、第３図（２ａ）、（２ｂ）に示すように、例えば
ＣＶＤ法によりセルトランジスタ部３１及び周辺トラン
ジスタ部３２を覆うように全面にポリＳｉを堆積してポ
リシリコン膜３６を形成した後、例えばＲＩＥによりセ
ルトランジスタ部３１のポリシリコン膜３６を残すよう
に周辺トランジスタ部３２のポリシリコン膜３６をエツ
チングして周辺トランジスタ部３２のゲート酸化膜３５
を露出させる。

次に、第３図（３ａ）、（３ｂ）に示すように、例えば
熱酸化によりポリシリコン膜３６を酸化してシリコン酸
化膜３７を形成する。

次に、第３図（４ａ）、（４ｂ）に示すように、例えば
ＣＶＤ法によりセルトランジスタ部３１のシリコン酸化
膜３７及び周辺トランジスタ部３２のゲート酸化膜３５
を覆うようにポリＳｉを堆積してポリシリコン膜３８を
形成する。ここでのセルトランジスタ部３１のシリコン
酸化膜３７上に形成されたポリシリコン膜３８はコント
ロールゲート形成用ポリシリコン膜であり、周辺トラン
ジスタ部３２のゲート酸化膜３５上に形成されたポリシ
リコン膜３８はゲート電極形成用ポリシリコン膜である
。

次に、第３図（５ａ）、（５ｂ）に示すように、セルト
ランジスタ部３１及び周辺トランジスタ部３２のポリシ
リコン膜３８上全面にレジストを塗布した後、露光・現
像によりセルトランジスタ部３１のレジストをバターニ
ングしてコントロールゲート、電極間絶縁膜及びフロー
ティングゲート形成用のレジストマスク３９ａを形成す
るとともに、周辺トランジスタ部３２のレジストをパタ
ーニングしてゲート電極形成用のレジストマスク３９ｂ
を形成する。

次に、第３図（６ａ）、（６ｂ）に示すように、例えば
ＲＩＥによりレジストマスク３９ａを用いてセルトラン
ジスタ部３１のポリシリコン膜３８を選択的にエツチン
グしてコントロールゲート３８ａを形成するとともに、
レジストマスク３９ｂをマスクとして周辺トランジスタ
部３２のポリシリコン膜３８を選択的にエツチングして
ゲート電極３８ｂを形成する。

次に、第３図（７ａ）、（７ｂ）に示すように、セルト
ランジスタ部３１及び周辺トランジスタ部３２のレジス
トマスク３９ａ、３９ｂを覆うようにレジストを全面に
塗布してレジスト層４０を形成する。

次に、第３図（８ａ）、（８ｂ）に示すように、露光・
現像により周辺トランジスタ部３２のレジスト層４０を
残すようにセルトランジスタ部３１のレジスト層４０の
みをパターニングして除去するとともに、セルトランジ
スタ部３１のレジストマスク３９ａ、コントロールゲー
ト３８ａ及びシリコン酸化膜３７を露出させる。

次に、第３図（９ａ）、（９ｂ）に示すように、周辺ト
ランジスタ部３２のレジスト層４０及びセルトランジス
タ部３１のレジストマスク３９ａをマスクとして用い、
シリコン酸化膜３７及びポリシリコン膜３６を選択的に
エツチングして電極間絶縁膜３７ａ及びフローティング
ゲート３６ａを形成するとともに、ゲート酸化膜３５を
露出させる。

次に、第３図（１０ａ）、（１０ｂ　）に示すように、
セルトランジスタ部３１のレジストマスク３９ａ及び周
辺トランジスタ部３２のレジスト層４０及びレジストマ
スク３９ｂを除去する。

次に、第３図（１１ａ　）、（１１ｂ　）に示すように
、例えば熱酸化によりセルトランジスタ部３１のコント
ロールゲート３８ａ及びフローティングゲート３６ａを
酸化してシリコン酸化膜４１ａを形成するとともに、周
辺トランジスタ部３２のゲート電極３８ｂを酸化してシ
リコン酸化膜４１ｂを形成した後、例えばイオン注入に
よりセルトランジスタ部３１及び周辺トランジスタ部３
２のシリコン酸化膜４１ａ、４１ｂをマスクとしてセル
トランジスタ部３１及び周辺トランジスタの基板３３内
にソース／ドレイン拡散層４２ａ、４２ｂを形成する。

次に、第３図（１２ａ）、（１２ｂ）に示すように、例
えばＣＶＤ法によりセルトランジスタ部３１及び周辺ト
ランジスタ部３２全面を覆うようにＰＳＧを堆積して層
間絶縁膜４３を形成した後、例えばＲＩＥにより眉間絶
縁膜４３及びゲート酸化膜３５を選択的にエツチングし
てコンタクトホール４４を形成するとともに、セルトラ
ンジスタ部３１及び周辺トランジスタ部３２のソース／
ドレイン拡散層４２ａ、４２ｂが形成された基板３３を
露出させる。

そして、例えばスパッタ法によりセルトランジスタ部３
１及び周辺トランジスタ部３２のコンタクトホール４４
内のソース／ドレイン拡散層４２ａ、４２ｂとコンタク
トを取るようにＡＩ！、からなる配線Ｎ４５を形成した
後、例えばＣＶＤ法によりセルトランジスタ部３１及び
周辺トランジスタ部３２全面にＰＳＧを堆積してカバー
膜４６を形成することにより、第３図（１３ａ）、（１
３ｂ）に示すような不揮発性半導体記憶装置を得ること
ができる。

［発明が解決しようとする課題］ しかしながら、上記した従来の不揮発性半導体記憶装置
の製造方法では、コントロールゲート３８ａ、電極間絶
縁膜３７ａ及びフローティングゲート３６ａ形成用のレ
ジストマスク３９ａとゲート電極３８ｂ形成用のレジス
トマスク３９ｂを同時に形成しており、このレジストマ
スク３９ａ、３９ｂを用いてまずコントロールゲー）　
３８　ａ及びゲート電極３８ｂを同時に形成し、レジス
トマスク３９ａ、３９ｂを覆うようにセルトランジスタ
部３１及び周辺トランジスタ３２をレジスト層４０で覆
うとともに、次いで、周辺トランジスタ部３２側をレジ
スト層４０で覆った状態でセルトランジスタ部３１側の
レジスト層４０のみをパターニングにより除去している
。このように、セルトランジスタ部３１側のレジスト層
４０を除去する際、レジストマスク３９ａの形状が劣化
し易く、特に細り、ばらつきが生し易くこれに伴いレジ
ストマスク３９ａを用いてシリコン酸化膜３７及びポリ
シリコン膜３６をパターニングすると電極間絶縁膜３７
ａ及びフローティングゲート３６ａの細り、ばらつきが
生じて安定にパターニングし難いという問題があった。

最悪の場合、セルトランジスタ部３１側のレジスト層４
０をパターニング除去する際、レジストマスク３９ａも
除去されることがあった。

そこで、本発明は、セルトランジスタ部の電極間絶縁膜
及びフローティングゲートを細り、ばらつきがないよう
に安定にパターニングすることができる不揮発性半導体
記憶装置の製造方法を提供することを目的としている。

〔課題を解決するための手段〕

第１の発明による不揮発性半導体記憶装置の製造方法は
上記目的達成のため、セルトランジスタ部及び周辺トラ
ンジスタ部の基板上にゲート絶縁膜を形成する工程と、
該セルトランジスタ部及び該周辺トランジスタ部の該ゲ
ート絶縁膜を覆うように蓄積電極形成用の導電性膜を形
成する工程と、該周辺トランジスタ部の該導電性膜を除
去して該ゲート絶縁膜を露出させるとともに、該セルト
ランジスタ部の該導電性膜を残す工程と、該セルトラン
ジスタ部の該導電性膜上に絶縁膜を形成する工程と、該
セルトランジスタ部の該絶縁股上に制′４Ｂ電極形成用
の導電性膜を形成するとともに、該周辺トランジスタ部
の該ゲート絶縁膜上にゲート電極形成用の導電性膜を形
成する工程と、該セルトランジスタ部の該導電性膜上に
制御電極、電極間絶縁膜及び蓄積電極形成用のマスク層
を形成するとともに、周辺トランジスタ部を覆うように
マスク層を形成する工程と、該マスク層を用いて該セル
トランジスタ部の該導電性膜、該絶縁膜及び該導電性膜
を選択的にエツチングして該導電性膜からなる制御電極
と、該絶縁膜からなる電極間絶縁膜と、該導電性膜から
なる蓄積電極を形成する工程と、該セルトランジスタ部
及び該周辺トランジスタ部の該マスク層を除去する工程
と、該周辺トランジスタ部の該導電性膜上にゲート電極
形成用のマスク層を形成するとともに、該セルトランジ
スタ部を覆うようにマスク層を形成する工程と、該マス
ク層を用いて該周辺トランジスタ部の該導電性膜を選択
的にエツチングしてゲート電極を形成する工程と、該セ
ルトランジスタ部及び該周辺トランジスタ部の該マスク
層を除去する工程とを含むものである。

第２の発明による不揮発性半導体記憶装置の製造方法は
上記目的達成のため、セルトランジスタ部および周辺ト
ランジスタ部の基板上にゲート絶縁膜を形成する工程と
、該セルトランジスタ部及び該周辺トランジスタ部の該
ゲート絶縁膜を覆うように蓄積電極形成用の導電性膜を
形成する工程と、該周辺トランジスタ部の該導電性膜を
除去して該ゲート絶縁膜を露出させるとともに、該セル
トランジスタ部の該導電性膜を残す工程と、該セルトラ
ンジスタ部の該導電性膜上に絶縁膜を形成する工程と、
該セルトランジスタ部の該絶縁膜上に制御電極形成用の
導電性膜を形成するとともに、該周辺トランジスタ部の
該ゲート絶縁膜上にゲート電極形成用の導電性膜を形成
する工程と、該周辺トランジスタ部の該導電性膜上にゲ
ート電極形成用のマスク層を形成するとともに、該セル
トランジスタ部を覆うようにマスク層を形成する工程と
、該マスク層を用いて該周辺トランジスタ部の該導電性
膜を選択的にエツチングしてゲート電極を形成する工程
と、該セルトランジスタ部及び該周辺トランジスタ部の
該マスク層を除去する工程と、該セルトランジスタ部の
該導電性膜上に制御電極、電極間絶縁膜及び蓄積電極形
成用のマスク層を形成するとともに、周辺トランジスタ
部を覆うようにマスク層を形成する工程と、該マスク層
を用いて該セルトランジスタ部の該導電性膜、該絶縁膜
及び該導電性膜を選択的にエツチングして該導電性膜か
らなる制′４Ｂ電極と、該絶縁膜からなる電極間絶縁膜
と、該導電性膜からなる蓄積電極を形成する工程と、該
セルトランジスタ部及び該周辺トランジスタ部の該マス
ク層を除去する工程とを含むものである。

〔作用〕

本発明では、第１図に示すように、−旦しシストマスク
で覆うことなく形成したレジストマスク９ａ及びレジス
トマスク１０ａを用い、各々別工程でコントロールゲー
ト８ａ、電極間絶縁膜７ａ、フローティングゲート６ａ
及びゲート電極８ｂを各々形成するようにしたので、従
来のようなパタニング用レジストマスクを一旦しシスト
マスクで覆って更に、この覆っているレジストマスクを
除去する際生じるパターニング用レジストマスクの細り
やばらつきを生じないようにすることができ、コントロ
ールゲーｔ−８ａ、電極間絶縁膜７ａ及びフローティン
グゲー）６ａ及びゲート電極８ｂを細り、ばらつきが生
じないように安定にパタニングにより形成することがで
きる。

〔実施例〕

以下、本発明を図面に基づいて説明する。

第１図は本発明に係る不揮発性半導体記憶装置の製造方
法の一実施例を説明する図であり、第１図（１ａ）〜（
１３ａ）はセルトランジスタ部の断面構造図、第１図（
１ｂ）〜（１３ｂ）は周辺ｌ・ランジスタ部の断面構造
図である。第１図において、１はフローティングゲート
とコントロールケートを有するセルトランジスタが形成
されるセルトランジスタ部、２は１層のゲートを有する
ＭＯＳ）ランリスタが形成される周辺トランジスタ部、
３はＳｉ等からなる基板、４は５ｉ０２等からなるフィ
ールド酸化膜、５はＳｉＯ２等からなるゲート酸化膜、
６はフローティングゲート形成用のポリシリコン膜、６
ａはポリＳｉ等からなるフローティングゲート、７は５
ｉ０２等からなる電極間絶縁膜形成用のシリコン酸化膜
、７ａはＳ】０２等からなる電極間絶縁膜、８はコント
ロールゲート形成用のポリシリコン膜、８ａはポリＳｉ
等からなるコントロールゲート、９ａ、９ｂ、１０ａ、
１０ｂはレジストマスク、１１は５ｉ０２等からなるシ
リコン酸化膜、１２ａ、１２ｂはソース／ドレイン拡散
層、１３はＰＳＧ等からなる層間絶縁膜、１４はコンタ
クトホール、１５はへ〇等からなる配線層、１６はＰＳ
Ｃ等からなるカバー膜である。

次に、その製造方法について説明する。

まず、第１図（１ａ）、（１ｂ）に示すように、ＬＯＧ
Ｏ３によりセルトランジスタ部１及び周辺トランジスタ
部２の基板３を酸化してトランジスタ絶縁領域となる膜
厚が例えば５０００人のフィールド酸化膜４を形成する
とともに、トランジスタ領域を形成した後、例えば熱酸
化によりセルトランジスタ部１及び周辺トランジスタ部
２の基板３を酸化して膜厚が例えば１００〜４００人の
ゲート酸化膜５を形成する。

次に、第１回（２ａ）、（２ｂ）に示すように、例えば
ＣＶＤ法によりセルトランジスタ部１及び周辺トランジ
スタ部２のゲート酸化膜５を覆うように全面にポリＳｉ
を堆積してフローティングゲート形成用の膜厚が例えば
５００〜４０００人のポリシリコン膜６を形成した後、
例えばＲＩＥにより周辺トランジスタ部２のポリシリコ
ン膜６を除去してゲート酸化膜５を露出させるとともに
、セルトランジスタ部１のポリシリコン膜６を残す。

次に、第１図（３ａ）、（３ｂ）に示すように、例えば
熱酸化によりポリシリコン膜６を酸化して電極間絶縁膜
形成用の膜厚が例えば１００〜４００人のシリコン酸化
膜７を形成する。

次に、第１図（４ａ）、（４ｂ）に示すように、例えば
ＣＶＤ法によりセルトランジスタ部１のシリコン酸化膜
７及び周辺トランジスタ部２のゲート酸化膜５を覆うよ
うにポリＳｉを堆積して膜厚が例えば５００〜４０００
人のポリシリコン膜８を形成する。ここでのセルトラン
ジスタ部１のシリコン酸化膜７上に形成されたポリシリ
コン膜８はコントロールゲート形成用ポリシリコン膜で
あり、周辺トランジスタ部２のゲート酸化膜５上に形成
されたポリシリコン膜８はゲート電極形成用ポリシリコ
ン膜である。

次に、第１図（５ａ）、（５ｂ）に示すように、セルト
ランジスタ部１及び周辺トランジスタ部２のポリシリコ
ン膜８上全面にレジストを塗布した後、露光・現像によ
りセルトランジスタ部１のレジストをパターニングして
コントロールゲート、電極間絶縁膜及びフローティング
ゲート形成用レジストマスク９ａをポリシリコン膜８上
に形成するとともに、周辺トランジスタ部２のポリシリ
コン膜８を覆うようにレジストマスク９ｂを形成する。

次に、第１図（６ａ）、（６ｂ）、（７ａ）、（７ｂ）
に示すように、例えばＲＩＥによりレジストマスク９ａ
、９ｂをマスクとしてポリシリコン膜８、シリコン酸化
膜７及びポリシリコン膜６を選択的にエツチングしてポ
リシリコン膜８からなるコントロールゲート８ａと、シ
リコン酸化膜７からなる電極間絶縁膜７ａと、ポリシリ
コン膜６からなるフローティングゲート６ａとを形成す
る。この時、セルトランジスタ部１のゲート酸化膜５が
露出される。

次に、第１図（８ａ）、（８ｂ）に示すように、セルト
ランジスタ部１及び周辺トランジスタ部２のレジストマ
スク９ａ、９ｂを除去し、更にセルトランジスタ部１及
び周辺トランジスタ部２全面にレジストを塗布した後、
露光・現像により周辺トランジスタ部２のレジストをパ
ターニングしてゲート電極形成用のレジストマスク１０
ａをポリシリコン膜８上に形成するとともに、セルトラ
ンジスタ部１を覆うようにレジストマスク１０ｂを形成
する。

次に、第１図（９ａ）、（９ｂ）に示すように、例えば
ＲＩＥによりレジストマスク１０ａ、１０ｂをマスクと
して周辺トランジスタ部２のポリシリコン膜８を選択的
にエツチングしてゲート電極８ｂを形成する。この時、
周辺トランジスタ部２のゲート酸化膜５が露出される。

次に、第１図（１０ａ）、（１０ｂ　）に示すように、
レジストマスク１０ａ、１０ｂを除去し、第１図（１１
ａ）、（１１ｂ　）に示すように、例えば熱酸化により
セルトランジスタ部１のコントロールゲート８ａ、フロ
ーティングゲート６ａ及び周辺トランジスタ部２のゲー
ト電極８ｂを酸化して膜厚が例えハエ００〜３００人の
シリコン酸化膜１１を形成した後、例えばＡｓ、５０Ｋ
ｅＶ　、Ｉ　ＸＩＯＩ５ａｍ−２のイオン注入によりセ
ルトランジスタ部１及び周辺トランジスタ部２のシリコ
ン酸化膜１１をマスクとして基板３内にＡｓを導入して
ソース／ドレイン拡散層１２ａ、１２ｂを形成する。

次に、第１図（１２ａ）、（１２ｂ）に示すように、例
えばＣＶＤ法によりセルトランジスタ部１及び周辺トラ
ンジスタ部２を覆うように全面にＰＳＧを堆積して膜厚
が例えば０．３〜１．０μｍの眉間絶縁膜１３を形成し
た後、例えばＲＩＥにより層間絶縁膜１３及びゲート酸
化膜５を選択的にエツチングしてコンタクトホール１４
を形成するとともに、ソース／ドレイン拡散層１２ａ、
１２ｂが形成された基板３を露出させる。

そして、例えばスパッタ法によりセルトランジスタ部１
及び周辺トランジスタ部２のコンタクトホール１４内の
ソース／ドレイン拡散層１２ａ、１２ｂとコンタクトを
取るように膜厚が例えば０．５〜１．０μｍのＡ！から
なる配線層１５を形成した後、例えばＣＶＤ法によりセ
ルトランジスタ部１及び周辺トランジスタ部２全面にＰ
ＳＧを堆積して膜厚が例えば０．５〜１．０μｍのカバ
ー膜１６を形成することにより、第１図（１３ａ）、（
１３ｂ）に示すような不揮発性半導体記憶装置を得るこ
とができる。

すなわち、上記実施例では、周辺トランジスタ部２側を
レジストマスク９ｂで覆った状態で、従来のように一旦
しシストマスクで覆うことなく形成したレジストマスク
９ａを用いてコントロールゲート８ａ、電極間絶縁膜７
ａ及びフローティングゲート６ａを形成し、このレジス
トマスク９ａ、９ｂを除去した後、セルトランジスタ部
１側をレジストマスク１０ｂで覆った状態でここでも、
−旦しシストマスクで覆うことなく形成したレジストマ
スク１０ａを用いてゲート電極８ｂを形成している。こ
のように、−旦しシストマスクで覆うことなく形成した
レジストマスク９ａ、１０ａを用い、各々別工程でコン
トロールゲーｔ−８ａ、電極間絶縁膜７ａ、フローティ
ングゲート６ａ及びゲート電極８ｂを各々形成するよう
にしたので、従来のようなパターニング用レジストマス
クを一旦しシストマスクで覆って更に、この覆っている
レジストマスクを除去する際生じるパターニング用レジ
ストマスクの細りやばらつきを生じないようにすること
ができる。したがって、コントロールゲート８ａ、電極
間絶縁膜７ａ及びフローティングゲート６ａ及びゲート
電極８ｂを細り、ばらつきが生しないように安定にバタ
ーニングにより形成することができる。

なお、上記実施例では、セルトランジスタ部１のコント
ロールデーｔ−８ａ、電極間絶縁膜７ａ及びフローティ
ングゲート６ａを形成した後、周辺トランジスタ部２の
ゲート電極８ｂを形成する場合について説明したが、本
発明においては、周辺トランジスタ部２のゲート電極８
ｂを形成した後、セルトランジスタ部１のコントロール
ゲート８ａ、電極間絶縁膜７ａ及びフローティングゲー
ｔ−６ａを形成する場合であってもよい。以下、具体的
に図面を用いて説明する。

第２図は本発明に係る不揮発性半導体記憶装置の製造方
法の他の実施例を説明する図であり、第２図（１ａ）〜
（５ａ）はセルトランジスタ部の断面構造図、第２図Ｎ
ｂ）−（５ｂ）は周辺トランジスタ部の断面構造図であ
る。第２図において、第１図と同一符号は同一または相
当部分を示し、２１ａ、２１ｂ、２２ａ、２２ｂはレジ
ストマスクである。

次に、その製造方法について説明する。

なお、ここではフィールド酸化膜４の形成からコントロ
ールゲート形成用ポリシリコン膜８の形成までは第１図
に示す上記実施例と同様であるので省略する。

ポリシリコン膜８形成後、第２図（１ａ）、（１ｂ）に
示すように、セルトランジスタ部１及び周辺トランジス
タ部２全面にレジストを塗布した後、露光・現像により
周辺トランジスタ部２のレジストをバターニングしてゲ
ート電極形成用のレジストマスク２１ａをポリシリコン
膜８上に形成するとともに、セルトランジスタ部１を覆
うようにレジストマスク２１ｂを形成する。

次に、第２図（２ａ）、（２ｂ）に示すように、例えば
ＲＩＥによりレジストマスク２１ａ、２１ｂを用いて周
辺トランジスタ部２のポリシリコン膜８を選択的にエツ
チングしてゲート電極８ｂを形成する。この時、周辺ト
ランジスタ部２のゲート酸化膜５が露出される。

次に、第２図（３ａ）、（３ｂ）に示すように、セルト
ランジスタ部１及び周辺トランジスタ部２のレジストマ
スク２１ａ、２１ｂを除去し、更にセルトランジスタ部
１及び周辺トランジスタ部２全面にレジストを塗布した
後、露光・現像によりセルトランジスタ部１のレジスト
をパターニングしてコントロールゲート、電極間絶縁膜
及びフローティングゲート形成用のレジストマスク２２
ａをポリシリコン膜８上に形成するとともに、周辺トラ
ンジスタ部２を覆うようにレジストマスク２２ｂを形成
する。

次に、第２図（４ａ）、（４ｂ）、（５ａ）、（５ｂ）
に示すように、例えばＲＩＥによりレジストマスク２２
ａ、２２ｂを用いてポリシリコン膜８、シリコン酸化膜
７及びポリシリコン膜６を選択的にエツチングしてポリ
シリコン膜８からなるコントロールゲー）８ａと、シリ
コン酸化膜７からなる電極間絶縁膜７ａと、ポリシリコ
ン膜６からなるフローティングゲート６ａとを形成する
。この時、セルトランジスタ部１のゲート酸化膜５が露
出される。

そして、レジストマスク２２ａ、２２ｂの除去からカバ
ー膜の形成までを第１図に示す実施例と同様に行うこと
により、不揮発性半導体記憶装置を得ることができる。

この実施例においても、第１図に示す実施例と同様の効
果を得ることができる。

〔発明の効果〕

そこで、本発明は、セルトランジスタ部の電極間絶縁膜
及びフローティングゲートを安定にパタニングにより形
成することができるという効果がある。

【図面の簡単な説明】

第１図は本発明に係る不揮発性半導体記憶装置の製造方
法の一実施例の製造方法を説明する図、第２図は他の実
施例の製造方法を説明する図、第３図は従来例の製造方
法を説明する凹である。 １・・・・・・セルトランジスタ部、 ２・・・・・−周辺トランジスタ部、 ３・・・・・・基板、 ５−・・・・・デー１−酸化膜、 ６・・・・−・ポリシリコン膜、 ６ａ・・・−・・フローティングゲート、７−・・・・
・シリコン酸化膜、 ７ａ・−・・・・電極間絶縁膜、 ８・・・・・・ポリシリコン膜、 ８ａ−・・・・・コントロールゲート、第 法を説明する図 工図 従来例のｔ 第 図 従来例の製造方法を説明する図

Claims (1)

1. 【特許請求の範囲】 １、セルトランジスタ部（１）及び周辺トランジスタ部
   （２）の基板（３）上にゲート絶縁膜（５）を形成する
   工程と、 該セルトランジスタ部（１）及び該周辺トランジスタ部
   （２）の該ゲート絶縁膜（５）を覆うように蓄積電極形
   成用の導電性膜（６）を形成する工程と、 該周辺トランジスタ部（２）の該導電性膜 （６）を除去して該ゲート絶縁膜（５）を露出させると
   ともに、該セルトランジスタ部（１）の該導電性膜（６
   ）を残す工程と、 該セルトランジスタ部（１）の該導電性膜 （６）上に絶縁膜（７）を形成する工程と、該セルトラ
   ンジスタ部（１）の該絶縁膜（７）上に制御電極形成用
   の導電性膜（８）を形成するとともに、該周辺トランジ
   スタ部（２）の該ゲート絶縁膜（５）上にゲート電極形
   成用の導電性膜（８）を形成する工程と、 該セルトランジスタ部（１）の該導電性膜 （８）上に制御電極、電極間絶縁膜及び蓄積電極形成用
   のマスク層（９ａ）を形成するとともに、周辺トランジ
   スタ部（２）を覆うようにマスク層（９ｂ）を形成する
   工程と、 該マスク層（９ａ、９ｂ）を用いて該セルトランジスタ
   部（１）の該導電性膜（８）、該絶縁膜（７）及び該導
   電性膜（６）を選択的にエッチングして該導電性膜（８
   ）からなる制御電極（８ａ）と、該絶縁膜（７）からな
   る電極間絶縁膜（７ａ）と、該導電性膜（６）からなる
   蓄積電極（６ａ）とを形成する工程と、 該セルトランジスタ部（１）及び該周辺トランジスタ部
   （２）の該マスク層（９ａ、９ｂ）を除去する工程と、 該周辺トランジスタ部（２）の該導電性膜 （８）上にゲート電極形成用のマスク層（１０ａ）を形
   成するとともに、該セルトランジスタ部（１）を覆うよ
   うにマスク層（１０ｂ）を形成する工程と、 該マスク層（１０ａ、１０ｂ）を用いて該周辺トランジ
   スタ部（２）の該導電性膜（８）を選択的にエッチング
   してゲート電極（８ｂ）を形成する工程と、 該セルトランジスタ部（１）及び該周辺トランジスタ部
   （２）の該マスク層（１０ａ、１０ｂ）を除去する工程
   とを含むことを特徴とする不揮発性半導体記憶装置の製
   造方法。 ２、セルトランジスタ部（１）及び周辺トランジスタ部
   （２）の基板（３）上にゲート絶縁膜（５）を形成する
   工程と、 該セルトランジスタ部（１）及び該周辺トランジスタ部
   （２）の該ゲート絶縁膜（５）を覆うように蓄積電極形
   成用の導電性膜（６）を形成する工程と、 該周辺トランジスタ部（２）の該導電性膜 （６）を除去して該ゲート絶縁膜（５）を露出させると
   ともに、該セルトランジスタ部（１）の該導電性膜（６
   ）を残す工程と、 該セルトランジスタ部（１）の該導電性膜 （６）上に絶縁膜（７）を形成する工程と、該セルトラ
   ンジスタ部（１）の該絶縁膜（７）上に制御電極形成用
   の導電性膜（８）を形成するとともに、該周辺トランジ
   スタ部（２）の該ゲート絶縁膜（５）上にゲート電極形
   成用の導電性膜（８）を形成する工程と、 該周辺トランジスタ部（２）の該導電性膜 （８）上にゲート電極形成用のマスク層（２１ａ）を形
   成するとともに、該セルトランジスタ部（１）を覆うよ
   うにマスク層（２１ｂ）を形成する工程と、 該マスク層（２１ａ、２１ｂ）を用いて該周辺トランジ
   スタ部（２）の該導電性膜（８）を選択的にエッチング
   してゲート電極（８ｂ）を形成する工程と、 該セルトランジスタ部（１）及び該周辺トランジスタ部
   （２）の該マスク層（２１ａ、２１ｂ）を除去する工程
   と、 該セルトランジスタ部（１）の該導電性膜 （８）上に制御電極、電極間絶縁膜及び蓄積電極形成用
   のマスク層（２２ａ）を形成するとともに、該周辺トラ
   ンジスタ部（２）を覆うようにマスク層（２２ｂ）を形
   成する工程と、 該マスク層（２２ａ、２２ｂ）を用いて該セルトランジ
   スタ部（１）の該導電性膜（８）、該絶縁膜（７）及び
   該導電性膜（６）を選択的にエッチングして該導電性膜
   （８）からなる制御電極（８ａ）と、該絶縁膜（７）か
   らなる電極間絶縁膜（７ａ）と、該導電性膜（６）から
   なる蓄積電極（６ａ）を形成する工程と、 該セルトランジスタ部（１）及び該周辺トランジスタ部
   （２）の該マスク層（２２ａ、２２ｂ）を除去する工程
   とを含むことを特徴とする不揮発性半導体記憶装置の製
   造方法。