JPH0418692B2 - - Google Patents
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- JPH0418692B2 JPH0418692B2 JP58034373A JP3437383A JPH0418692B2 JP H0418692 B2 JPH0418692 B2 JP H0418692B2 JP 58034373 A JP58034373 A JP 58034373A JP 3437383 A JP3437383 A JP 3437383A JP H0418692 B2 JPH0418692 B2 JP H0418692B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- passivation film
- semiconductor
- field plate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
（利用分野）
本発明は半導体装置に係り、特に高信頼化をは
かるのに好適な、高耐圧半導体装置に関する。
かるのに好適な、高耐圧半導体装置に関する。
（従来技術）
第１図は、従来型の高耐圧pnpトランジスタの
断面図である。高耐圧ICにおいては、その製造
プロセスが簡略であるという理由から、フイール
ドプレート構造が、高耐圧化を図る方法として、
広く用いられている。
断面図である。高耐圧ICにおいては、その製造
プロセスが簡略であるという理由から、フイール
ドプレート構造が、高耐圧化を図る方法として、
広く用いられている。
以下、第１図を参照して、従来のフイールドプ
レート構造を説明する。
レート構造を説明する。
図中、１はエミツタ電極、２はコレクタ電極で
あり、３，４，５はそれぞれｐエミツタ領域、ｎ
ベース領域、ｐコレクタ領域である。６および７
は、それぞれエミツタ接合、コレクタ接合であ
る。
あり、３，４，５はそれぞれｐエミツタ領域、ｎ
ベース領域、ｐコレクタ領域である。６および７
は、それぞれエミツタ接合、コレクタ接合であ
る。
また、各電極１，２は、それぞれパツシベーシ
ヨン膜８の表面にそつて設けられ、しかもエミツ
タ接合６、コレクタ接合７を越えてｎベース領域
４上へ長さｌだけ張り出している。良く知られて
いるように、この張り出し部分がフイールドプレ
ートとして機能する。
ヨン膜８の表面にそつて設けられ、しかもエミツ
タ接合６、コレクタ接合７を越えてｎベース領域
４上へ長さｌだけ張り出している。良く知られて
いるように、この張り出し部分がフイールドプレ
ートとして機能する。
例えば、フイールドプレート２が設けられ無い
場合、空乏層は点線９のように形成され、コレク
タ接合７の表面近傍での電界集中のため、耐圧低
下が著しくなる。
場合、空乏層は点線９のように形成され、コレク
タ接合７の表面近傍での電界集中のため、耐圧低
下が著しくなる。
これに対して、コレクタ電極２を、図に示した
ように、長さｌのフイールドプレートを持つた構
造にするならば、空乏層の広がりは点線１０のよ
うになり、コレクタ接合７の表面近傍での電界集
中が緩和されるので、耐圧を向上できる。
ように、長さｌのフイールドプレートを持つた構
造にするならば、空乏層の広がりは点線１０のよ
うになり、コレクタ接合７の表面近傍での電界集
中が緩和されるので、耐圧を向上できる。
ところで、第１図のようなトランジスタの動作
中には、エミツタ電極１およびｎベース領域４に
は、コレクタ電極２の電圧よりも高い電圧が印加
され、またエミツタ電極１の電位はｎベース領域
４の電位よりも高くなることがある。
中には、エミツタ電極１およびｎベース領域４に
は、コレクタ電極２の電圧よりも高い電圧が印加
され、またエミツタ電極１の電位はｎベース領域
４の電位よりも高くなることがある。
このような状態が長時間持続すると、第１図中
に示したように、ｎベーズ領域４中の負電荷が、
エミツタ電極１のフイールドプレート直下の界面
付近に引き寄せられ、またパツシベーシヨン膜８
中の負電荷もエミツタ電極１側に引き寄せられ
る。
に示したように、ｎベーズ領域４中の負電荷が、
エミツタ電極１のフイールドプレート直下の界面
付近に引き寄せられ、またパツシベーシヨン膜８
中の負電荷もエミツタ電極１側に引き寄せられ
る。
このため、空乏層１０は、点線１１で示したよ
うに、エミツタ電極１のフイールドプレートの直
下にまで延びてくる。しかし、この場合は、エミ
ツタ電極１のフイールドプレートの電界によつ
て、ｎベース領域４の表面に誘起される負電荷１
２（図中にで示した）のために、空乏層の延び
は阻止される。したがつて、耐圧の低下が防止さ
れる。
うに、エミツタ電極１のフイールドプレートの直
下にまで延びてくる。しかし、この場合は、エミ
ツタ電極１のフイールドプレートの電界によつ
て、ｎベース領域４の表面に誘起される負電荷１
２（図中にで示した）のために、空乏層の延び
は阻止される。したがつて、耐圧の低下が防止さ
れる。
エミツタ電極１がフイールドプレートをもたな
い場合は、空乏層の延びを阻止するものがないの
で、ｐエミツタ領域３との間に、ついにはチヤネ
ルが形成されるようになる。このために、リーク
電流が増大し、著しい耐圧低下を招くことは言う
までもない。
い場合は、空乏層の延びを阻止するものがないの
で、ｐエミツタ領域３との間に、ついにはチヤネ
ルが形成されるようになる。このために、リーク
電流が増大し、著しい耐圧低下を招くことは言う
までもない。
このように、エミツタ電極１のフイールドプレ
ートの電界効果により、耐圧の信頼性を上げるこ
とができる。この信頼性は、フイールドプレート
の長さを大きくすることによりさらに増大するこ
とができる。
ートの電界効果により、耐圧の信頼性を上げるこ
とができる。この信頼性は、フイールドプレート
の長さを大きくすることによりさらに増大するこ
とができる。
しかし、明らかなように、この方法は同時に、
素子面積の増加に伴い、ICの高集積化という点
から問題である。
素子面積の増加に伴い、ICの高集積化という点
から問題である。
（目的）
本発明の目的は、前述の問題点を解決してリー
ク電流の増大を抑え、耐圧の信頼性を高めること
ができ、しかも高集積度の半導体装置を提供する
ことにある。
ク電流の増大を抑え、耐圧の信頼性を高めること
ができ、しかも高集積度の半導体装置を提供する
ことにある。
（概要）
本発明は、エミツタ電極側のフイールドプレー
トの長さを増加することなく、当該フイールドプ
レートの先端部から半導体基板に及ぼされる電界
効果を増強し、これによつてｎベース領域表面の
キヤリア蓄積現象を増強し、チヤネルの進入を阻
止する能力を向上させるものである。
トの長さを増加することなく、当該フイールドプ
レートの先端部から半導体基板に及ぼされる電界
効果を増強し、これによつてｎベース領域表面の
キヤリア蓄積現象を増強し、チヤネルの進入を阻
止する能力を向上させるものである。
以下、添付図面に示す具体的実施例に基づい
て、本発明を詳細に説明する。
て、本発明を詳細に説明する。
第２図は本発明の第１実施例の断面図である。
図において、１，２はそれぞれｐエミツタ電
極、ｐコレクタ電極であり、３，４，５はそれぞ
れｐエミツタ、ｎベース、ｐコレクタの各領域で
ある。また、８はパツシベーシヨン膜で、６，７
はそれぞれエミツタ接合、コレクタ接合である。
極、ｐコレクタ電極であり、３，４，５はそれぞ
れｐエミツタ、ｎベース、ｐコレクタの各領域で
ある。また、８はパツシベーシヨン膜で、６，７
はそれぞれエミツタ接合、コレクタ接合である。
なお、本実施例の代表的な数値例は、つぎのと
おりである。接合深さはｐエミツタ領域３および
ｐコレクタ領域５とも、約10μｍである。ｐエミ
ツタ電極１およびｐコレクタ電極２は、それぞれ
エミツタ接合６、コレクタ接合７を20μｍ、30μ
ｍ越えて、ｎベース領域４上へ張り出している。
おりである。接合深さはｐエミツタ領域３および
ｐコレクタ領域５とも、約10μｍである。ｐエミ
ツタ電極１およびｐコレクタ電極２は、それぞれ
エミツタ接合６、コレクタ接合７を20μｍ、30μ
ｍ越えて、ｎベース領域４上へ張り出している。
本実施例の特徴は、コレクタ電極２とｎベース
領域４の表面との間に介在するパツシベーシヨン
膜８の厚さが2.5μｍであるのに対して、エミツタ
電極１とｎベース表面との間に介在するパツシベ
ーシヨン膜８の厚さを0.8μｍと、約1/3に薄くし
た点にある。
領域４の表面との間に介在するパツシベーシヨン
膜８の厚さが2.5μｍであるのに対して、エミツタ
電極１とｎベース表面との間に介在するパツシベ
ーシヨン膜８の厚さを0.8μｍと、約1/3に薄くし
た点にある。
エミツタ電極１の電界効果による、ｎベース表
面での電荷蓄積量は、フイールドプレートの長さ
ｌと、この電極によつて生ずる電界強度との積に
比例する。
面での電荷蓄積量は、フイールドプレートの長さ
ｌと、この電極によつて生ずる電界強度との積に
比例する。
前述のように、パツシベーシヨン膜８の厚さを
2.5μｍから0.8μｍに減少することにより、電界強
度は３倍程度に増加する。このため、ｎベース表
面における蓄積電荷量が増加し、耐圧の信頼性は
著しく向上する。
2.5μｍから0.8μｍに減少することにより、電界強
度は３倍程度に増加する。このため、ｎベース表
面における蓄積電荷量が増加し、耐圧の信頼性は
著しく向上する。
なお、前述したところから明らかなように、上
記と同等の効果は、第１図のエミツタ電極１のフ
イールドプレート長さｌを３倍にすることによつ
ても得られるが、この場合は素子面積が増加し、
高集積度化を実現することができなくなる。
記と同等の効果は、第１図のエミツタ電極１のフ
イールドプレート長さｌを３倍にすることによつ
ても得られるが、この場合は素子面積が増加し、
高集積度化を実現することができなくなる。
第３図は、上記第２図の実施例に基づいて設計
されたpnpトランジスタの平面図である。同図
中、第２図と同一の符号は、同一または同等部分
をあらわしている。
されたpnpトランジスタの平面図である。同図
中、第２図と同一の符号は、同一または同等部分
をあらわしている。
また図面中の括弧外の数字は、本実施例にした
がつて設計された場合の寸法であり、一方、括弧
内の数字は、従来の（第１図の）構造により、フ
イールドプレートｌの長さを変えて同一耐圧の信
頼性を持つように設計したpnpトランジスタの寸
法である。本実施例によれば、約40％（約1/1.7）
の素子面積の縮小化が達成される。
がつて設計された場合の寸法であり、一方、括弧
内の数字は、従来の（第１図の）構造により、フ
イールドプレートｌの長さを変えて同一耐圧の信
頼性を持つように設計したpnpトランジスタの寸
法である。本実施例によれば、約40％（約1/1.7）
の素子面積の縮小化が達成される。
第４図は、本発明の第２実施例の断面図であ
る。同図中、第２図と同一の符号は同一または同
等部分をあらわしている。
る。同図中、第２図と同一の符号は同一または同
等部分をあらわしている。
本実施例の構造上の特徴は、第２図との対比か
ら明らかなように、エミツタ接合６を越えて張り
出した、エミツタ電極１のフイールドプレートの
先端部分から長さｍの部分の直下に位置する、パ
ツシベーシヨン膜８の厚みを薄く構成した点にあ
る。
ら明らかなように、エミツタ接合６を越えて張り
出した、エミツタ電極１のフイールドプレートの
先端部分から長さｍの部分の直下に位置する、パ
ツシベーシヨン膜８の厚みを薄く構成した点にあ
る。
本実施例の構造によれば、エミツタ電極１のフ
イールドプレートの先端部分の電位によつて生ず
る、その直下のｎベース領域４の表面での電界強
度が、パツシベーシヨン膜８の厚み減少分に応じ
て増強される。
イールドプレートの先端部分の電位によつて生ず
る、その直下のｎベース領域４の表面での電界強
度が、パツシベーシヨン膜８の厚み減少分に応じ
て増強される。
したがつて、前述と同様の理由により、前記フ
イールドプレートの先端部分に対向するｎベース
表面における電荷蓄積量も増加し、これに応じて
空乏層１１の応がり阻止能力も増大する。それ故
に、耐圧の信頼性を著しく向上することができ
る。
イールドプレートの先端部分に対向するｎベース
表面における電荷蓄積量も増加し、これに応じて
空乏層１１の応がり阻止能力も増大する。それ故
に、耐圧の信頼性を著しく向上することができ
る。
第５図は、本発明の第３の実施例の断面図であ
る。１，２はエミツタ電極、コレクタ電極であ
り、３，４，５はそれぞれｐエミツタ、ｎベー
ス、ｐコレクタの各領域である。また、１３，１
４はそれぞれSiO2、Si3N4よりなるパツシベーシ
ヨン膜である。
る。１，２はエミツタ電極、コレクタ電極であ
り、３，４，５はそれぞれｐエミツタ、ｎベー
ス、ｐコレクタの各領域である。また、１３，１
４はそれぞれSiO2、Si3N4よりなるパツシベーシ
ヨン膜である。
本実施例の構造上の特徴は、エミツタ電極１の
直下のパツシベーシヨン膜１３とコレクタ電極２
の直下のパツシベーシヨン膜１４が異なる点にあ
る。
直下のパツシベーシヨン膜１３とコレクタ電極２
の直下のパツシベーシヨン膜１４が異なる点にあ
る。
SiO2とSi3N4の各誘電率の比ε〔Si3N4〕／ε
〔SiO2〕は約２である。それ故に、エミツタ電極
１のフイールドプレートが、その直下のｎベース
表面に及ぼす電界効果は、両者間のパツシベーシ
ヨン膜の厚みを薄くしなくても、約２倍にするこ
とができ、他の実施例の場合と同様に、耐圧の信
頼性を向上することができる。
〔SiO2〕は約２である。それ故に、エミツタ電極
１のフイールドプレートが、その直下のｎベース
表面に及ぼす電界効果は、両者間のパツシベーシ
ヨン膜の厚みを薄くしなくても、約２倍にするこ
とができ、他の実施例の場合と同様に、耐圧の信
頼性を向上することができる。
また、明らかなように、本実施例は第２図また
は第４図の実施例と組み合せることで、その効果
をさらに向上できる。本発明者らの実験によれ
ば、第３図の中で示した従来例に比べて、同じ信
頼性を確保させた場合、約1/2.5に素子面積を縮
小できた。
は第４図の実施例と組み合せることで、その効果
をさらに向上できる。本発明者らの実験によれ
ば、第３図の中で示した従来例に比べて、同じ信
頼性を確保させた場合、約1/2.5に素子面積を縮
小できた。
第６図は本発明の第４の実施例の断面図であ
る。同図において、第５図と同一の符号は、同一
または同等部分をあらわしている。
る。同図において、第５図と同一の符号は、同一
または同等部分をあらわしている。
１３Ａ，１４Ａはそれぞれパツシベーシヨン膜
であり、１３ＡはSiO2よりなり、一方、１４Ａ
はSi3N4よりなる。
であり、１３ＡはSiO2よりなり、一方、１４Ａ
はSi3N4よりなる。
この実施例の特徴は、エミツタ電極１のフイー
ルドプレート直下のパツシベーシヨン膜が、
SiO2の単層で構成されるのに対し、コレクタ電
極２のフイールドプレート直下のパツシベーシヨ
ン膜が、SiO2とSi3N4との二重層より構成される
点である。
ルドプレート直下のパツシベーシヨン膜が、
SiO2の単層で構成されるのに対し、コレクタ電
極２のフイールドプレート直下のパツシベーシヨ
ン膜が、SiO2とSi3N4との二重層より構成される
点である。
なお、この場合SiO2をｎベース領域４の表面
に設けることにより、Si3N4をｎベース領域４の
表面に設けた場合に比べて、界面準位を少なくで
き、より信頼性を高くできる。
に設けることにより、Si3N4をｎベース領域４の
表面に設けた場合に比べて、界面準位を少なくで
き、より信頼性を高くできる。
第６図の構成によれば、エミツタ電極１のフイ
ールドプレート直下のバツシベーシヨン膜の誘電
率が、コレクタ電極２のフイールドプレート直下
のパツシベーシヨン膜のそれよりも小となる。
ールドプレート直下のバツシベーシヨン膜の誘電
率が、コレクタ電極２のフイールドプレート直下
のパツシベーシヨン膜のそれよりも小となる。
したがつて、ｎベース領域４の表面における電
界強度は、エミツタ電極１のフイールドプレート
直下における方が、コレクタ電極２のフイールド
プレート直下におけるよりも強くなる。それ故
に、前述と同様の理由により、耐圧の信頼性の向
上が実現される。
界強度は、エミツタ電極１のフイールドプレート
直下における方が、コレクタ電極２のフイールド
プレート直下におけるよりも強くなる。それ故
に、前述と同様の理由により、耐圧の信頼性の向
上が実現される。
本発明は以上の各実施例のpnpトランジスタに
限定されるものではなく、ラテラルpnpnサイリ
スタや、pnダイオード等にも適用可能である。
限定されるものではなく、ラテラルpnpnサイリ
スタや、pnダイオード等にも適用可能である。
第７図は、本発明をpnダイオードに適用した
第５実施例の断面図である。１６，１７はそれぞ
れｎ型電極、ｐ型電極であり、１８，１９，２０
は、それぞれｎ型、n-型、ｐ型半導体領域、８
はパツシベーシヨン膜である。
第５実施例の断面図である。１６，１７はそれぞ
れｎ型電極、ｐ型電極であり、１８，１９，２０
は、それぞれｎ型、n-型、ｐ型半導体領域、８
はパツシベーシヨン膜である。
ｐ型およびｎ型の各電極１６，１８はそれぞれ
フイールドプレートとして機能する。
フイールドプレートとして機能する。
本実施例の特徴は、ｎ型電極１６のフイールド
プレート直下のパツシベーシヨン膜８の厚さが、
ｐ型電極１７のフイールドプレート直下のパツシ
ベーシヨン膜の厚さに比べて、薄く構成されてい
る点である。
プレート直下のパツシベーシヨン膜８の厚さが、
ｐ型電極１７のフイールドプレート直下のパツシ
ベーシヨン膜の厚さに比べて、薄く構成されてい
る点である。
ｎ型電極１６のフイールドプレートは、前に、
第２図のｐエミツタ電極１に関して詳述したのと
同じ電界効果を示す。それ故に、本実施例におい
ても、耐圧の信頼性が著しく向上する。
第２図のｐエミツタ電極１に関して詳述したのと
同じ電界効果を示す。それ故に、本実施例におい
ても、耐圧の信頼性が著しく向上する。
（効果）
以上に述べたごとく、本発明によれば、長時間
の電圧印加により時間経過とともに延びようとす
る空乏層を、フイールドプレート長を延ばすこと
なく阻止できるので、耐圧の信頼性（リーク電流
の低減）と素子の集積度向上を、共に達成するこ
とができる。
の電圧印加により時間経過とともに延びようとす
る空乏層を、フイールドプレート長を延ばすこと
なく阻止できるので、耐圧の信頼性（リーク電流
の低減）と素子の集積度向上を、共に達成するこ
とができる。
第１図は従来のラテラル型pnpトランジスタを
示す断面図、第２図、第４、第５図および第６図
は、それぞれ本発明の異なる実施例を示すpnpト
ランジスタの断面図、第３図は第２図に示した
pnpトランジスタの平面図、第７図は本発明をpn
ダイオードに適用した実施例の断面図である。 １……エミツタ電極、２……コレクタ電極、３
……ｐエミツタ領域、４……ｎベース領域、５…
…ｐコレクタ領域、８……パツシベーシヨン膜、
９〜１１……空乏層。
示す断面図、第２図、第４、第５図および第６図
は、それぞれ本発明の異なる実施例を示すpnpト
ランジスタの断面図、第３図は第２図に示した
pnpトランジスタの平面図、第７図は本発明をpn
ダイオードに適用した実施例の断面図である。 １……エミツタ電極、２……コレクタ電極、３
……ｐエミツタ領域、４……ｎベース領域、５…
…ｐコレクタ領域、８……パツシベーシヨン膜、
９〜１１……空乏層。
Claims (1)
- 【特許請求の範囲】 １ 基板となる第１の半導体領域と、該第１の半
導体領域と異なつた導電型を有し、かつ第１の半
導体領域の一主表面に露出するように形成された
第２の半導体領域と、該第１の半導体領域の上記
主表面に露出するように、かつ上記第２の半導体
領域と対向するように形成された第３の半導体領
域と、上記主表面に、上記第１ないし第３の半導
体領域を覆うように設けられたパツシベーシヨン
膜と、該パツシベーシヨン膜に穿設された開孔を
介して、上記第２、第３の半導体領域に低抵抗接
触した第１、第２の電極とよりなり、上記第１お
よび第２の電極は上記パツシベーシヨン膜上に設
けられ、かつ上記第２および第３の半導体領域の
露出面より上記第１の半導体領域の上まで張り出
し、それぞれフイールドプレートを形成している
半導体装置において、 上記第２電極の少なくともフイールドプレート
先端部の直下に位置するパツシベーシヨン膜の厚
みが、その他の部分における厚みよりも薄く構成
されたことを特徴とする半導体装置。 ２ 第２電極の直下に位置するパツシベーシヨン
膜の厚みが、その他の部分における厚みよりも薄
く構成されたことを特徴とする前記特許請求の範
囲第１項記載の半導体装置。 ３ 基板となる第１の半導体領域と、該第１の半
導体領域と異なつた導電型を有し、かつ第１の半
導体領域の一主表面に露出するように形成された
第２の半導体領域と、該第１の半導体領域の上記
主表面に露出するように、かつ上記第２の半導体
領域と対向するように形成された第３の半導体領
域と、上記主表面に、上記第１ないし第３の半導
体領域を覆うように設けられたパツシベーシヨン
膜と、該パツシベーシヨン膜に穿設された開孔を
介して、上記第２、第３の半導体領域に低抵抗接
触した第１、第２の電極とよりなり、上記第１お
よび第２の電極は上記パツシベーシヨン膜上に設
けられ、かつ上記第２および第３の半導体領域の
露出面より上記第１の半導体領域の上まで張り出
し、それぞれフイールドプレートを形成している
半導体装置において、 上記第２電極の少なくともフイールドプレート
先端部の直下に位置するパツシベーシヨン膜の誘
電率が、その他の部分の誘電率よりも小となるよ
うに構成されたことをを特徴とする半導体装置。 ４ 第２電極の少なくともフイールドプレート先
端部の直下に位置するパツシベーシヨン膜の厚み
が、その他の部分における厚みよりも薄く構成さ
れたことを特徴とするを特徴とする前記特許請求
の範囲第３項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034373A JPS59161066A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58034373A JPS59161066A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59161066A JPS59161066A (ja) | 1984-09-11 |
| JPH0418692B2 true JPH0418692B2 (ja) | 1992-03-27 |
Family
ID=12412362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58034373A Granted JPS59161066A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161066A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5382825A (en) * | 1993-01-07 | 1995-01-17 | Harris Corporation | Spiral edge passivation structure for semiconductor devices |
-
1983
- 1983-03-04 JP JP58034373A patent/JPS59161066A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59161066A (ja) | 1984-09-11 |
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