JPH0418700B2 - - Google Patents
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- Publication number
- JPH0418700B2 JPH0418700B2 JP57226514A JP22651482A JPH0418700B2 JP H0418700 B2 JPH0418700 B2 JP H0418700B2 JP 57226514 A JP57226514 A JP 57226514A JP 22651482 A JP22651482 A JP 22651482A JP H0418700 B2 JPH0418700 B2 JP H0418700B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- polycrystalline silicon
- melting point
- high melting
- conductor layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/491—Antifuses, i.e. interconnections changeable from non-conductive to conductive
- H10W20/492—Antifuses, i.e. interconnections changeable from non-conductive to conductive changeable by the use of an external beam, e.g. laser beam or ion beam
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体の製造方法に関するものであ
り、より詳しく述べるならば、半導体装置の断線
状態の配線を通電可能状態にする方法に関するも
のである。
り、より詳しく述べるならば、半導体装置の断線
状態の配線を通電可能状態にする方法に関するも
のである。
(2) 技術の背景
半導体装置、特に、半導体メモリーにおいては
配線を断線状態にする、すなわち、ヒユーズを溶
断することによつて情報を書き込んだり、不良ビ
ツトに代わる冗長回路（予備）の行や列を使用し
ている。これとは逆に断線状態の配線を通電可能
状態にすることによつて同様に情報の書き込み、
予備行又は列の使用が可能である。また、ゲート
アレイ（マスタスライス）集積回路では必要な回
路配線パターンを適切に形成することで構成して
いる。この場合には新らたに所定の配線を形成す
るわけであるが、断線状態の配線をあらかじめ全
体に形成して所定配線を通電状態にして必要な配
線パターンを得ることが可能である。
配線を断線状態にする、すなわち、ヒユーズを溶
断することによつて情報を書き込んだり、不良ビ
ツトに代わる冗長回路（予備）の行や列を使用し
ている。これとは逆に断線状態の配線を通電可能
状態にすることによつて同様に情報の書き込み、
予備行又は列の使用が可能である。また、ゲート
アレイ（マスタスライス）集積回路では必要な回
路配線パターンを適切に形成することで構成して
いる。この場合には新らたに所定の配線を形成す
るわけであるが、断線状態の配線をあらかじめ全
体に形成して所定配線を通電状態にして必要な配
線パターンを得ることが可能である。
(3) 従来技術と問題点
断線状態の配線を通電可能にする方法として
は、例えばノンドープ多結晶シリコンを介してそ
の両端にドープ多結晶シリコンを配した構造を形
成し、これにレーザ光などのエネルギー線を局所
的に照射し加熱することでドープ多結晶シリコン
からノンドープ多結晶シリコンへの不純物の再拡
散を起こし、通電可能にする方法がある
（Minato etal.ISSCC1981.SESSION １，WAM
１，２日立参照）。
は、例えばノンドープ多結晶シリコンを介してそ
の両端にドープ多結晶シリコンを配した構造を形
成し、これにレーザ光などのエネルギー線を局所
的に照射し加熱することでドープ多結晶シリコン
からノンドープ多結晶シリコンへの不純物の再拡
散を起こし、通電可能にする方法がある
（Minato etal.ISSCC1981.SESSION １，WAM
１，２日立参照）。
しかし、この方法は、導電体材料としてドープ
多結晶シリコンのみしか用いることができないと
いう制約があり、配線抵抗を軽減する際に問題を
生ずる。
多結晶シリコンのみしか用いることができないと
いう制約があり、配線抵抗を軽減する際に問題を
生ずる。
(4) 発明の目的
本発明の目的は、上述した問題のない断線状態
の配線を通電可能状態にする方法を提案すること
である。
の配線を通電可能状態にする方法を提案すること
である。
本発明の別の目的は、半導体装置の配線工程に
断線状態から通電可状態するやり方を採用して半
導体装置を製造する方法を提案することである。
断線状態から通電可状態するやり方を採用して半
導体装置を製造する方法を提案することである。
(5) 発明の構成
これらの目的が、半導体装置の配線形成工程が
下記(ア)〜(エ)：(ア)電気的に絶縁された第１、第２の
導電体層を基体上に形成し、(イ)該第１、第２の導
電体層にまたがつてノンドープの多結晶シリコン
層を形成し、(ウ)この多結晶シリコン層上で第１、
第２の導電体層にまたがる部分に対応する領域に
高融点金属シリサイド層を形成し、および(エ)この
高融点金属シリサイド層の表面を酸化性雰囲気中
でエネルギ線により加熱酸化して酸化物層を形成
しかつ高融点金属シリサイド層が第１、第２の導
電体層を接続する、ことを含んでなることを特徴
とする半導体装置の製造方法によつて達成され
る。
下記(ア)〜(エ)：(ア)電気的に絶縁された第１、第２の
導電体層を基体上に形成し、(イ)該第１、第２の導
電体層にまたがつてノンドープの多結晶シリコン
層を形成し、(ウ)この多結晶シリコン層上で第１、
第２の導電体層にまたがる部分に対応する領域に
高融点金属シリサイド層を形成し、および(エ)この
高融点金属シリサイド層の表面を酸化性雰囲気中
でエネルギ線により加熱酸化して酸化物層を形成
しかつ高融点金属シリサイド層が第１、第２の導
電体層を接続する、ことを含んでなることを特徴
とする半導体装置の製造方法によつて達成され
る。
本発明は、シリコン層上に高融点シリサイド層
を形成し、このシリサイド層を熱酸化するとシリ
サイド層上に二酸化シリコン（SiO2）層が形成
され同時にシリサイド層下のシリコン層の厚さが
減少して実質的にこの高融点シリサイド層が沈下
する現象を利用している。
を形成し、このシリサイド層を熱酸化するとシリ
サイド層上に二酸化シリコン（SiO2）層が形成
され同時にシリサイド層下のシリコン層の厚さが
減少して実質的にこの高融点シリサイド層が沈下
する現象を利用している。
(6) 発明の実施態様
以下、添付図面を参照して本発明の実施態様例
によつて本発明を詳しく説明する。
によつて本発明を詳しく説明する。
本発明に係る半導体製造装置の製造方法におけ
る配線形成工程は次のようにして行なわれる。
る配線形成工程は次のようにして行なわれる。
第１図に示すように半導体基板（シリコンウエ
ハ又はガリウム砒素ウエハ）１上に絶縁層（例え
ば、二酸化シリコン、窒化シリコン）２を熱酸化
法、化学的気相成長法（CVD法）などによつて
形成する。次に、絶縁層２上にノンドープの多結
晶シリコン層３を減圧CVD法で厚さ約200nｍに
形成する。この多結晶シリコン層３の一部を不純
物（As）のドーピングによつて配線の導電体層
とするために、配線パターンを有するホトレジス
ト層４を多結晶シリコン層３上に形成し（第１
図）、このホトレジスト層４をマスクとしてイオ
ン注入によつて不純物（As）を選択的に多結晶
シリコン層３内に注入する。この結果として、第
２図に示すような導電体層５Ａおよび５Ｂが形成
され、ノンドープの多結晶シリコン層３が絶縁体
部分として導体層５Ａと５Ｂとの間に存在するこ
とになる。なお、この状態は平面図的には第３図
からわかるように導電体層５Ａ，５Ｂを多結晶シ
リコン層３が取り囲んでいる。したがつて、導電
体層５Ａ，５Ｂは断線状態にある。
ハ又はガリウム砒素ウエハ）１上に絶縁層（例え
ば、二酸化シリコン、窒化シリコン）２を熱酸化
法、化学的気相成長法（CVD法）などによつて
形成する。次に、絶縁層２上にノンドープの多結
晶シリコン層３を減圧CVD法で厚さ約200nｍに
形成する。この多結晶シリコン層３の一部を不純
物（As）のドーピングによつて配線の導電体層
とするために、配線パターンを有するホトレジス
ト層４を多結晶シリコン層３上に形成し（第１
図）、このホトレジスト層４をマスクとしてイオ
ン注入によつて不純物（As）を選択的に多結晶
シリコン層３内に注入する。この結果として、第
２図に示すような導電体層５Ａおよび５Ｂが形成
され、ノンドープの多結晶シリコン層３が絶縁体
部分として導体層５Ａと５Ｂとの間に存在するこ
とになる。なお、この状態は平面図的には第３図
からわかるように導電体層５Ａ，５Ｂを多結晶シ
リコン層３が取り囲んでいる。したがつて、導電
体層５Ａ，５Ｂは断線状態にある。
ホトレジスト層４を除去した後に、多結晶シリ
コン層３および導体層５Ａ，５Ｂの上にノンドー
プの薄い多結晶シリコン層６を減圧CVD法によ
つて厚さ20nｍないし30nｍで形成する（第２
図）。この多結晶シリコン層６はノンドープであ
るので絶縁性があるが、厚さが20nｍより薄いと
耐電圧が問題となる。また、厚さが30nｍ以上と
なると後工程での酸化に時間がかかる。
コン層３および導体層５Ａ，５Ｂの上にノンドー
プの薄い多結晶シリコン層６を減圧CVD法によ
つて厚さ20nｍないし30nｍで形成する（第２
図）。この多結晶シリコン層６はノンドープであ
るので絶縁性があるが、厚さが20nｍより薄いと
耐電圧が問題となる。また、厚さが30nｍ以上と
なると後工程での酸化に時間がかかる。
次に、高融点金属シリサイド層７をスパツタ法
又はCVD法によつて薄い多結晶シリコン層６上
で導電体層５Ａと５Ｂとの間の多結晶シリコン３
およびこれに隣接する導電体層部分の対応領域に
形成する。この状態を第２図および第３図に示
す。高融点金属シリサイド層７をMoSi2又は
WSi2で作り、そして第２図および第３図に示し
た形状にするには、ホトレジストを利用したリフ
トオフ法で形成するのが好ましい。なお、高融点
金属シリサイド層７の厚さは薄いと抵抗値が大き
いので200nｍ以上が好ましい。
又はCVD法によつて薄い多結晶シリコン層６上
で導電体層５Ａと５Ｂとの間の多結晶シリコン３
およびこれに隣接する導電体層部分の対応領域に
形成する。この状態を第２図および第３図に示
す。高融点金属シリサイド層７をMoSi2又は
WSi2で作り、そして第２図および第３図に示し
た形状にするには、ホトレジストを利用したリフ
トオフ法で形成するのが好ましい。なお、高融点
金属シリサイド層７の厚さは薄いと抵抗値が大き
いので200nｍ以上が好ましい。
次に、酸化性雰囲気中で、すなわち、酸素を流
している状態で、高融点金属シリサイド層７およ
びその近傍にエネルギ線（例えば、アルゴンレー
ザ又はYaGレーザ）８を照射して加熱する。こ
の結果として、高融点シリサイド層７が酸化され
て表面に二酸化珪素層９が形成され（第４図）、
このとき高融点金属シリサイド層中のシリコンが
酸化されて抜けて下の薄い多結晶シリコン層のシ
リコンを吸収するためにこのシリサイド層７の下
の薄い多結晶シリコン層６がなくなる。このよう
にして、第４図に示すように高融点金属シリサイ
ド層７が導電体層５Ａおよび５Ｂと接触状態にな
り、導電体層５Ａと５Ｂとが電気的に接続され
る。薄い多結晶シリコン層６でもレーザの当つた
ところは酸化される（第４図）。多数の高融点金
属シリサイド層のうち必要なところだけをエネル
ギ線照射すればそこが断線状態から通電可能状態
となり所定の回路構成ができる。
している状態で、高融点金属シリサイド層７およ
びその近傍にエネルギ線（例えば、アルゴンレー
ザ又はYaGレーザ）８を照射して加熱する。こ
の結果として、高融点シリサイド層７が酸化され
て表面に二酸化珪素層９が形成され（第４図）、
このとき高融点金属シリサイド層中のシリコンが
酸化されて抜けて下の薄い多結晶シリコン層のシ
リコンを吸収するためにこのシリサイド層７の下
の薄い多結晶シリコン層６がなくなる。このよう
にして、第４図に示すように高融点金属シリサイ
ド層７が導電体層５Ａおよび５Ｂと接触状態にな
り、導電体層５Ａと５Ｂとが電気的に接続され
る。薄い多結晶シリコン層６でもレーザの当つた
ところは酸化される（第４図）。多数の高融点金
属シリサイド層のうち必要なところだけをエネル
ギ線照射すればそこが断線状態から通電可能状態
となり所定の回路構成ができる。
上述の実施態様例では、半導体基板を使用して
いるがサフアイヤ，ガラスを基板とすることがで
き、この場合には絶縁層を形成する必要がない。
さらに、金属を基板とすることも可能であり、こ
のときは絶縁層が必要である。導電体層をドープ
された多結晶シリコンの代りにMo又はＷの高融
点金属で作つてもよく、絶縁体部分をノンドープ
の多結晶シリコンの代りにSiO2又はSi3N4で作つ
てもよい。これらの材料を利用するときには、上
述した形成工程とは異なる適正な工程でもつて形
成する必要がある。
いるがサフアイヤ，ガラスを基板とすることがで
き、この場合には絶縁層を形成する必要がない。
さらに、金属を基板とすることも可能であり、こ
のときは絶縁層が必要である。導電体層をドープ
された多結晶シリコンの代りにMo又はＷの高融
点金属で作つてもよく、絶縁体部分をノンドープ
の多結晶シリコンの代りにSiO2又はSi3N4で作つ
てもよい。これらの材料を利用するときには、上
述した形成工程とは異なる適正な工程でもつて形
成する必要がある。
実施例
シリコンウエハ１を熱酸化することによつて
SiO2層（厚さ1μｍ）２を形成した。このSiO2層
２上に減圧CVD法によりノンドープの多結晶シ
リコン層３（厚さ200nｍ）を形成した。ホトレ
ジスト層４をマスクとしてAsイオンをイオン注
入してドープされた多結晶シリコンの導電体層５
Ａ，５Ｂを形成した（イオン注入エネルギ
150keV、ドーズ量５×1015／cm2）。ホトレジスト
層４を除去した後で、全面に薄いノンドープの多
結晶シリコン層６（厚さ20nｍ）を減圧のCVD法
によつて形成した。この薄い多結晶シリコン層６
上にホトレジストを塗布し露光現像してホトレジ
スト層（図示せず）を形成し、Moターゲツトと
Siターゲツトの２つを同時にスパツタしてMoSi2
の高融点シリサイド層を全面に形成し、そしてホ
トレジスト層とその上のMoSi層とを除去して導
電体層５Ａと５Ｂとの間の上方にMoSi層７を残
す。シリコンウエハ１を450℃に保持して、この
MoSi2層７に酸素雰囲気下でアルゴンレーザ８
（5W、１秒間）を照射した。MoSi層７上にSiO2
層９（厚さ40nｍ）が形成され、一方、MoSi2層
７下では薄い多結晶シリコン層６がなくなつて
MoS層７が導電体層５Ａと５Ｂとに接触してこ
れら導電体５Ａ，５Ｂを接続した。
SiO2層（厚さ1μｍ）２を形成した。このSiO2層
２上に減圧CVD法によりノンドープの多結晶シ
リコン層３（厚さ200nｍ）を形成した。ホトレ
ジスト層４をマスクとしてAsイオンをイオン注
入してドープされた多結晶シリコンの導電体層５
Ａ，５Ｂを形成した（イオン注入エネルギ
150keV、ドーズ量５×1015／cm2）。ホトレジスト
層４を除去した後で、全面に薄いノンドープの多
結晶シリコン層６（厚さ20nｍ）を減圧のCVD法
によつて形成した。この薄い多結晶シリコン層６
上にホトレジストを塗布し露光現像してホトレジ
スト層（図示せず）を形成し、Moターゲツトと
Siターゲツトの２つを同時にスパツタしてMoSi2
の高融点シリサイド層を全面に形成し、そしてホ
トレジスト層とその上のMoSi層とを除去して導
電体層５Ａと５Ｂとの間の上方にMoSi層７を残
す。シリコンウエハ１を450℃に保持して、この
MoSi2層７に酸素雰囲気下でアルゴンレーザ８
（5W、１秒間）を照射した。MoSi層７上にSiO2
層９（厚さ40nｍ）が形成され、一方、MoSi2層
７下では薄い多結晶シリコン層６がなくなつて
MoS層７が導電体層５Ａと５Ｂとに接触してこ
れら導電体５Ａ，５Ｂを接続した。
(7) 発明の効果
本発明に係る製造方法によつてヒユーズ切断型
ROMあるいは冗長回路のあるRAMでのヒユー
ズに代るものを形成することができる。また、ゲ
ートアレイ上に通常の配線パターン形成の工程
（マスクの製作、Alデポ、フオトリン工程）なし
に、同様の機能を達成できる。
ROMあるいは冗長回路のあるRAMでのヒユー
ズに代るものを形成することができる。また、ゲ
ートアレイ上に通常の配線パターン形成の工程
（マスクの製作、Alデポ、フオトリン工程）なし
に、同様の機能を達成できる。
第１図、第２図および第４図は、本発明に係る
半導体装置の製造方法での配線形成工程を説明す
る半導体装置の概略部分断面図であり、第３図は
第２図の平面図である。 １……基板、２……絶縁層、３……ノンドープ
の多結晶シリコン層、５Ａ，５Ｂ……導電体層、
６……ノンドープの薄い多結晶シリコン層、７…
…高融点金属シリサイド層、８……エネルギ線、
９……酸化物層。
半導体装置の製造方法での配線形成工程を説明す
る半導体装置の概略部分断面図であり、第３図は
第２図の平面図である。 １……基板、２……絶縁層、３……ノンドープ
の多結晶シリコン層、５Ａ，５Ｂ……導電体層、
６……ノンドープの薄い多結晶シリコン層、７…
…高融点金属シリサイド層、８……エネルギ線、
９……酸化物層。
Claims (1)
- １ 半導体装置の配線形成工程が下記(ア)〜(エ)：(ア)
電気的に絶縁された第１、第２の導電体層を基体
上に形成し、(イ)該第１、第２の導電体層にまたが
つてノンドープの多結晶シリコン層を形成し、(ウ)
この多結晶シリコン層上で前記第１、第２の導電
体層にまたがる部分に対応する領域に高融点金属
シリサイド層を形成し、および(エ)この高融点金属
シリサイド層の表面を酸化性雰囲気中でエネルギ
線により加熱酸化して酸化物層を形成しかつ前記
高融点金属シリサイド層が前記第１、第２の導電
体層を接続する、ことを含んでなることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226514A JPS59119742A (ja) | 1982-12-25 | 1982-12-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57226514A JPS59119742A (ja) | 1982-12-25 | 1982-12-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59119742A JPS59119742A (ja) | 1984-07-11 |
| JPH0418700B2 true JPH0418700B2 (ja) | 1992-03-27 |
Family
ID=16846315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57226514A Granted JPS59119742A (ja) | 1982-12-25 | 1982-12-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119742A (ja) |
-
1982
- 1982-12-25 JP JP57226514A patent/JPS59119742A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59119742A (ja) | 1984-07-11 |
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