JPH0418721A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH0418721A JPH0418721A JP2122484A JP12248490A JPH0418721A JP H0418721 A JPH0418721 A JP H0418721A JP 2122484 A JP2122484 A JP 2122484A JP 12248490 A JP12248490 A JP 12248490A JP H0418721 A JPH0418721 A JP H0418721A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- blocks
- mask
- reticle
- reticle mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70058—Mask illumination systems
- G03F7/70066—Size and form of the illuminated area in the mask plane, e.g. reticle masking blades or blinds
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
本発明はゲートアレイのリソグラフィ処理に関し、
フォトマスクの品種数を減じて、而も形成済のトランジ
スタ数を細かく設定し得るマスクパターン転写法の提供
を目的とし、 複数の半導体能動素子を形成するためのマスクパターン
が配置されたパターン・ブロックを単位とし、該パター
ン・ブロックが複数個配置されたレティクルマスクを準
備し、 製作せんとする半導体集積回路装置が備えるべき半導体
能動素子数に相当する前記パターン・ブロックの数を設
定して、前記レティクルマスク中に相互に隣接配置され
た該設定数のパターン・ブロックを選定し、 該選定されたパターン・ブロックを１チップ分のレティ
クルマスクとして感光性皮膜に光学的に転写する工程を
包含して構成する。
スタ数を細かく設定し得るマスクパターン転写法の提供
を目的とし、 複数の半導体能動素子を形成するためのマスクパターン
が配置されたパターン・ブロックを単位とし、該パター
ン・ブロックが複数個配置されたレティクルマスクを準
備し、 製作せんとする半導体集積回路装置が備えるべき半導体
能動素子数に相当する前記パターン・ブロックの数を設
定して、前記レティクルマスク中に相互に隣接配置され
た該設定数のパターン・ブロックを選定し、 該選定されたパターン・ブロックを１チップ分のレティ
クルマスクとして感光性皮膜に光学的に転写する工程を
包含して構成する。
本発明はゲートアレイのりソグラフィ処理に関わり、特
にレティクルマスクを用いて、トランジスタ形成済のウ
ェハを製作する際のレティクルマスク使用法に関わる。
にレティクルマスクを用いて、トランジスタ形成済のウ
ェハを製作する際のレティクルマスク使用法に関わる。
ゲートアレイのようなセミカスタム集積回路（以下、集
積回路をＩＣと略記）では、所定数のゲートを形成済と
した半導体ウェハを用意しておき、顧客の注文に適合し
たウェハを選び出して内部配線を形成し、ＩＣを完成さ
せることが行われる。
積回路をＩＣと略記）では、所定数のゲートを形成済と
した半導体ウェハを用意しておき、顧客の注文に適合し
たウェハを選び出して内部配線を形成し、ＩＣを完成さ
せることが行われる。
なお、此処でいうゲート数はトランジスタ数であるごと
が多いが、複数のトランジスタを栄位として計数する場
合もある。
が多いが、複数のトランジスタを栄位として計数する場
合もある。
（従来の技術と発明が解決しようとする課題〕此種ウェ
ハに予め準備されるゲート数は通常１０００．２０００
．５０００或いは１００００といった数であって、比較
的粗い間隔で設定されている。従って、例えば６０００
ゲートを必要とする論理回路ＩＣを製作する場合にはゲ
ート＃１ｔｏｏｏｏのウェハを使用せざるを得す、ゲー
ト数の４０％が無駄になる。そのため製造コストが高謄
することになる。
ハに予め準備されるゲート数は通常１０００．２０００
．５０００或いは１００００といった数であって、比較
的粗い間隔で設定されている。従って、例えば６０００
ゲートを必要とする論理回路ＩＣを製作する場合にはゲ
ート＃１ｔｏｏｏｏのウェハを使用せざるを得す、ゲー
ト数の４０％が無駄になる。そのため製造コストが高謄
することになる。
このような不都合を避υノるためには、ウェハに予め準
備されるゲート数を１０００．２０００．．３０００，
４０００、１００００というように細かく区切られたも
のにしておけば良い。しかしながら、通常の如く品種毎
にマスクを起こしてこれ等のウェハを準備していたので
は、利用されることの少ないゲート数のウェハのマスク
経費を償却することが困難である。
備されるゲート数を１０００．２０００．．３０００，
４０００、１００００というように細かく区切られたも
のにしておけば良い。しかしながら、通常の如く品種毎
にマスクを起こしてこれ等のウェハを準備していたので
は、利用されることの少ないゲート数のウェハのマスク
経費を償却することが困難である。
かかる問題に対処するレディクルマスクの改善策として
提案されている技術の一例に、特開昭６１−９４３４１
号があるが、該公開特許公報に開示された発明は、１チ
ップ分のレティクルマスクのパターンをゲートプレイ部
と周辺回路部に区分し、所定素子数のゲーＩ・アレイ・
パターンを単位とする繰り返し転写によって必要なサイ
ズのゲートアレイ部を形成することを趣旨とするもので
ある。その際、周辺回路部もそれに合ねセでサイズを変
更しなければならないが、そのような状況に対応し得る
ように、分割されたレティクルマスクを使用するもので
ある。
提案されている技術の一例に、特開昭６１−９４３４１
号があるが、該公開特許公報に開示された発明は、１チ
ップ分のレティクルマスクのパターンをゲートプレイ部
と周辺回路部に区分し、所定素子数のゲーＩ・アレイ・
パターンを単位とする繰り返し転写によって必要なサイ
ズのゲートアレイ部を形成することを趣旨とするもので
ある。その際、周辺回路部もそれに合ねセでサイズを変
更しなければならないが、そのような状況に対応し得る
ように、分割されたレティクルマスクを使用するもので
ある。
この方式によれば、異なる素子数の素子形成済ウェハを
１セツトのマスクによって製作することが可能になるが
、セントを構成するレティクルマスク数が通常の数倍に
増えるため、マスク経費の節減は期待できず、繰り返し
転写の操作も複雑なものとなる。
１セツトのマスクによって製作することが可能になるが
、セントを構成するレティクルマスク数が通常の数倍に
増えるため、マスク経費の節減は期待できず、繰り返し
転写の操作も複雑なものとなる。
本発明の目的は、より少数のマスクによって１チップ分
のゲート数が細かく区切られた素子形成済ウェハを用意
するりソグラフィ処理法を提供することであり、それに
よってゲート利用効率の良いセミカスタムＩＣを実現す
ることである。
のゲート数が細かく区切られた素子形成済ウェハを用意
するりソグラフィ処理法を提供することであり、それに
よってゲート利用効率の良いセミカスタムＩＣを実現す
ることである。
上記目的を達成するため、本発明が包含するりソグラフ
ィ処理では、 複数の半導体能動素子を形成するためのマスクパターン
が配置されたパターン・ブロックを単位とし、該パター
ン・ブロックが複数個配置されたレティクルマスクを準
備し、 製作せんとする半導体集積回路装置が備えるべき半導体
能動素子数に相当する前記パターン・フロックの数を設
定して、前記レティクルマスク中に相互に隣接配置され
た該設定数のパターン・ブ１コックを選定し、 該選定されたパターン・フｌ”Ｉ−）りのマスクパター
ンを、１チップ分のレティクルマスクとして感光性皮膜
に光学的に転写することが行われる。
ィ処理では、 複数の半導体能動素子を形成するためのマスクパターン
が配置されたパターン・ブロックを単位とし、該パター
ン・ブロックが複数個配置されたレティクルマスクを準
備し、 製作せんとする半導体集積回路装置が備えるべき半導体
能動素子数に相当する前記パターン・フロックの数を設
定して、前記レティクルマスク中に相互に隣接配置され
た該設定数のパターン・ブ１コックを選定し、 該選定されたパターン・フｌ”Ｉ−）りのマスクパター
ンを、１チップ分のレティクルマスクとして感光性皮膜
に光学的に転写することが行われる。
［作 用］
ケートアレイ用のマスクパターンは、Ａｉｌ述の従来技
術の例のように、論理ゲート部と周辺回路部で異なった
素子配置が採用される場合もあるが、チップ内の素子配
置は均一なものとしておく力が、より多様な要求に応す
ることが可能である。本発明でもこの方式が採られ、チ
ップ内に略均−に分布するゲートの数が所定数単位で増
減されるものとなっている。
術の例のように、論理ゲート部と周辺回路部で異なった
素子配置が採用される場合もあるが、チップ内の素子配
置は均一なものとしておく力が、より多様な要求に応す
ることが可能である。本発明でもこの方式が採られ、チ
ップ内に略均−に分布するゲートの数が所定数単位で増
減されるものとなっている。
本発明では一定数の素子を包含するゲートアレイ・パタ
ーンを単位ブロックとし、該ブロックをマトリックスに
配列したものが、基幹的なレティクルマスクとして用意
される。第１図はこれを単純化して示す図である。同図
（ａ）の９１＜、石英のような透明基板３の一トにパタ
ーン領域であるブロック１が３行×３列に配置形成され
、各ブロック相互間にはスペー４Ｊ゛２が設Ｌ′Ｉられ
ている。
ーンを単位ブロックとし、該ブロックをマトリックスに
配列したものが、基幹的なレティクルマスクとして用意
される。第１図はこれを単純化して示す図である。同図
（ａ）の９１＜、石英のような透明基板３の一トにパタ
ーン領域であるブロック１が３行×３列に配置形成され
、各ブロック相互間にはスペー４Ｊ゛２が設Ｌ′Ｉられ
ている。
これをレティクルマスクとして使用する際は、露光装置
のレティクル・ブラインドのような遮光り段によって、
同図α））に示されるように、不使用領域のブしノック
には照射光が当たらないようにして転写が行われる。
のレティクル・ブラインドのような遮光り段によって、
同図α））に示されるように、不使用領域のブしノック
には照射光が当たらないようにして転写が行われる。
このように限定されたブロックだりをマスクとして使用
し、使用領域の大きさに従って繰り返し転写の間隔を設
定すれば、１組のマスクを用意するだけで様々なゲート
数を持つ素子形成済ウェハを製作するごとが出来る。
し、使用領域の大きさに従って繰り返し転写の間隔を設
定すれば、１組のマスクを用意するだけで様々なゲート
数を持つ素子形成済ウェハを製作するごとが出来る。
レティクル・ブラインドによる露光／非露光の区分で番
」、区分線が若干不明瞭になるごとは避りられないが、
前記ブロックの周囲には所定幅の空白領域が存在するの
で、選択されたブロック内のパターン転写を確実に行い
、非選択領域への光照射は確実に遮断することは容易で
ある。
」、区分線が若干不明瞭になるごとは避りられないが、
前記ブロックの周囲には所定幅の空白領域が存在するの
で、選択されたブロック内のパターン転写を確実に行い
、非選択領域への光照射は確実に遮断することは容易で
ある。
なお、１ブロツクのゲート数を少なくずれば、１チ・ン
ブ内のデー１−数をより細かく調整することができ、選
択されたブロックをチップ内で方形に配置する際も、縦
横のブロック数をより自由に選べる点で有利てあが、ブ
Ｌ２ツク間に設ける空白部が増加し、チップ面積の利用
効率が低下する。
ブ内のデー１−数をより細かく調整することができ、選
択されたブロックをチップ内で方形に配置する際も、縦
横のブロック数をより自由に選べる点で有利てあが、ブ
Ｌ２ツク間に設ける空白部が増加し、チップ面積の利用
効率が低下する。
第２図は本発明の実施例に於けるパターン配置を示す図
である。こごでも３は透明基板であり、５００ゲー１−
を含むパターン領域であるブロック１が６行×３列に配
置形成され、各ブロック相互間にはスペーサ２が設けら
れている。ブロックの寸法は２．０ｍｍ Ｘ １．０ｍ
ｍであり、スペーサの幅は０．２＋ｎｍである。
である。こごでも３は透明基板であり、５００ゲー１−
を含むパターン領域であるブロック１が６行×３列に配
置形成され、各ブロック相互間にはスペーサ２が設けら
れている。ブロックの寸法は２．０ｍｍ Ｘ １．０ｍ
ｍであり、スペーサの幅は０．２＋ｎｍである。
これをレティクルマスクとして利用し、第３図（ｋ＋
（ａ）〜澗に示すように転写領域を限定するごとによっ
゛で、 １０００．］５００，２０００，３０００，４
０００，４５００．５０００６０００、７５００及び９
０００のケート数を持つＩＣチップを形成することが出
来る。ブロックの配置数を増せば、更に多くのゲート数
を含むパターンが繰り返し転写できることは言うまでも
ない。なお、該実施例では６０００ゲートのブロック配
置が２通りあり、都合の良い方を選択することができる
。
゛で、 １０００．］５００，２０００，３０００，４
０００，４５００．５０００６０００、７５００及び９
０００のケート数を持つＩＣチップを形成することが出
来る。ブロックの配置数を増せば、更に多くのゲート数
を含むパターンが繰り返し転写できることは言うまでも
ない。なお、該実施例では６０００ゲートのブロック配
置が２通りあり、都合の良い方を選択することができる
。
レティクル・ブラインドによって限定された転写領域の
境界部では、照射光の回折等が原因でパターンがほやげ
たり、境界外に光が漏れることが起こる。これはレティ
クル・ブラインドがこのような利用を意図して設けられ
たものではない故であり、ブロック間に設けるスペーサ
の幅を十分に取ればこの障害をｉｌｌ？ ＆Ｊるごとか
できる。繰り返し転写をチップ単位で行う場合には、当
該部分はスクライブ領域に含まれることになるので、ス
ペーサの幅は前記の値で十分である。
境界部では、照射光の回折等が原因でパターンがほやげ
たり、境界外に光が漏れることが起こる。これはレティ
クル・ブラインドがこのような利用を意図して設けられ
たものではない故であり、ブロック間に設けるスペーサ
の幅を十分に取ればこの障害をｉｌｌ？ ＆Ｊるごとか
できる。繰り返し転写をチップ単位で行う場合には、当
該部分はスクライブ領域に含まれることになるので、ス
ペーサの幅は前記の値で十分である。
更に、レティクル・ブラインドを利用して転写光照射領
域を限定する場合、限定可能な最小領域が機構Ｊ−存在
することは通常速けられない。本実施例のレティクルマ
スクでは３列×２行即ち３０００ゲートが最小の転写可
能領域であった。しかしながら、この最小領域限定は本
質的なものではなく、本発明の実施に適した遮光手段を
持つ転写装置であれば、該領域はより縮小されたものと
なり、第３図（ａ）〜（Ｃ）に示されるような、ゲート
数が比較的少ないＩＣチップの形成が可能となる。
域を限定する場合、限定可能な最小領域が機構Ｊ−存在
することは通常速けられない。本実施例のレティクルマ
スクでは３列×２行即ち３０００ゲートが最小の転写可
能領域であった。しかしながら、この最小領域限定は本
質的なものではなく、本発明の実施に適した遮光手段を
持つ転写装置であれば、該領域はより縮小されたものと
なり、第３図（ａ）〜（Ｃ）に示されるような、ゲート
数が比較的少ないＩＣチップの形成が可能となる。
以上説明したように本発明によれば、１枚のレディクル
マスクを用いて様々な素子数のＩＣチップを製作するこ
とが可能となり、使用頻度のばらつきによってマスク経
費を償却し得ない事態は起こらない。
マスクを用いて様々な素子数のＩＣチップを製作するこ
とが可能となり、使用頻度のばらつきによってマスク経
費を償却し得ない事態は起こらない。
そのため、多種のゲート数のゲートアレイ・ウェハを準
備しておくことが可能となり、ゲー］・利用効率を常に
高いものとすることが出来る。
備しておくことが可能となり、ゲー］・利用効率を常に
高いものとすることが出来る。
第１図は本発明のブロック配置と使用形態を示す模式図
、 第２図は実施例のブロック配置を示す図、第３図は実施
例における使用形態を示す図であって、 図に於いて １は素子形成領域であるブロック、 ２はスペーサ、 ３は透明基板 である。 ■ （ｅ ） ４０００ Ｇｓ （ｆ ） ４５００ Ｇｓ （ｇ）５０００Ｇｓ （ｈ）６０００Ｇｓ （ｉ ） ６０００ Ｇｓ （ｊ ） ７５００ Ｇｓ （ｋ）９０００Ｇｓ
、 第２図は実施例のブロック配置を示す図、第３図は実施
例における使用形態を示す図であって、 図に於いて １は素子形成領域であるブロック、 ２はスペーサ、 ３は透明基板 である。 ■ （ｅ ） ４０００ Ｇｓ （ｆ ） ４５００ Ｇｓ （ｇ）５０００Ｇｓ （ｈ）６０００Ｇｓ （ｉ ） ６０００ Ｇｓ （ｊ ） ７５００ Ｇｓ （ｋ）９０００Ｇｓ
Claims (1)
- 【特許請求の範囲】 複数の半導体能動素子を形成するためのマスクパター
ンが配置されたパターン・ブロックを単位とし、該パタ
ーン・ブロックが複数個配置されたレティクルマスクを
準備し、 製作せんとする半導体集積回路装置が備えるべき半導体
能動素子数に相当する前記パターン・ブロックの数を設
定して、前記レティクルマスク中に相互に隣接配置され
た該設定数のパターン・ブロックを選定し、 該選定されたパターン・ブロックを１チップ分のレティ
クルマスクとして感光性皮膜に光学的に転写する工程を
包含することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122484A JPH0418721A (ja) | 1990-05-11 | 1990-05-11 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122484A JPH0418721A (ja) | 1990-05-11 | 1990-05-11 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0418721A true JPH0418721A (ja) | 1992-01-22 |
Family
ID=14836992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122484A Pending JPH0418721A (ja) | 1990-05-11 | 1990-05-11 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0418721A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124356A (ja) * | 2009-12-10 | 2011-06-23 | Dainippon Printing Co Ltd | レチクルを用いた複数パターンの形成方法及びパターン形成装置 |
-
1990
- 1990-05-11 JP JP2122484A patent/JPH0418721A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124356A (ja) * | 2009-12-10 | 2011-06-23 | Dainippon Printing Co Ltd | レチクルを用いた複数パターンの形成方法及びパターン形成装置 |
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