JPH08125149A - 半導体装置の製造方法およびフォトマスク - Google Patents

Abstract

(57)【要約】 【目的】 フォトマスクを低減してフォトマスク製造コ
スト、ウエハ製造コストを低減し、合わせてフォトマス
ク製造に要する時間を短縮した半導体装置の製造方法を
提供する。 【構成】 フォトマスク１の中央領域にパッド部を含む
入出力バッファ部２を配置し、回路規模に応じてフォト
マスク１の露光領域を任意に設定して回路素子を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はゲートアレイなど半導体
装置の製造方法に関するものである。

【０００２】

【従来の技術】ゲートアレイとよばれる半導体装置の製
造工程は、基本工程（多数の基本回路素子を作成する工
程）と配線工程（所望の回路動作をするように基本回路
素子を結線する工程）とに大別される。ここで、基本工
程で製造されるウエハはマスタスライス（下地ウエハ）
と呼ばれている。ゲートアレイは同一の基本回路に対
し、種々の配線を施すことにより、様々な種類の回路が
得られ、その都度基本工程から製造される一般の半導体
装置に比べ短期間で製造できる利点を有している。

【０００３】図９は従来のマスタスライスを作成するた
めに使用するフォトマスクであり、図１０は図９のフォ
トマスクを使用して得られるゲートアレイチップを示す
図である。

【０００４】図９において、マスタスライスを製造する
ためのフォトマスク２１には、中央領域に所望のゲート
規模を有する基本回路素子部２３が配置され、その外周
にパッド部を含む入出力バッファ部２２が配置されてい
る。また、入出力バッファ部２２のさらに外周には、Ｘ
方向目合わせパターン２４とＹ方向目合わせパターン２
５とを含むスクライブ線領域２７が形成されている。こ
のようなフォトマスク２１を使用し、フォトマスク２１
内の全面を露光領域としてパターニングを行なうことで
マスタスライスを製造している。そして上記マスタスラ
イスに対し所望の回路動作をするように、アルミニウム
等の金属配線で基本回路素子を結線することで、図１０
に示すようなゲートアレイチップ２６を得ることができ
る。なお図９、図１０では配線パターンを記載していな
い。

【０００５】上記のようなゲートアレイの製造方法で
は、所望するゲート規模が異なる時には、ゲート規模に
あわせて異なる露光サイズのフォトマスクをそれぞれ作
成し、パターニングを行なっていた。したがって、使用
ゲート数が異なるごとにマスタスライス用のフォトマス
クを作成しなければならず、複数組のマスタスライスを
作成する場合、マスタスライスの種類が多いほど製造す
るフォトマスクが多くなりフォトマスク製造コストが増
大するという問題があった。

【０００６】上記問題点を解決するため、例えば、特開
平４−２２３３２４号公報で開示された公知例では、図
１１（ｃ）に示すような基本工程用のフォトマスク２１
を使用して、図１１（ａ）に示すような基本回路素子２
３をウエハ全面に敷き詰めたマスタスライスを作成し、
その後、基本回路素子２３上に図１１（ｄ）に示すよう
なチップ露光パターン２５を有するフォトマスク２２を
使用して、図１１（ｂ）に示すようなチップ２４上に配
線、入出力バッファ、パッドを形成している。このよう
にしてマスタスライスの種類を減らし、マスタスライス
用のフォトマスク２１の数を減らす方法が提案されてい
る。また、特開昭６１−９４３４１号公報で開示された
他の例では、図１２（ａ）に示すように、基本回路素子
のパターン３４と入出力バッファのパターン３５とを持
った３種類の基本的なフォトマスク３１〜３３を作成
し、そのフォトマスクの組み合せで図１２（ｂ）または
図１２（ｃ）に示すように種々の異なるゲート規模に対
応することで、マスタスライスのフォトマスクの数を減
らす方法が提案されている。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来の半導体装置の製造方法では、特開平４−２２
３３２４号公報の公知例では、基本工程で基本回路素子
がウエハ全面に敷き詰められたマスタスライスを作成
し、この基本回路素子上にチップ露光パターンを有する
フォトマスクを使用して、チップ上に配線、入出力バッ
ファ、パッドを形成しているが、通常、入出力バッファ
で使用するゲートはサージ耐性の向上やラッチアップ防
止の為、回路構成が複雑になっており、基本回路素子で
形成する標準的なゲートより数倍大きく設計する必要が
ある。したがって、入出力バッファの回路構成を基本回
路素子から得ようとすると、配線で接続する為、配線抵
抗が大きくなり、従来の入出力バッファと比較して特性
劣化が生じ、歩留まりが低下する問題がある。また入出
力バッファ部のパターン面積が大きくなるという欠点も
あり実現性に乏しい。

【０００８】一方、特開昭６１−９４３４１号公報の例
では、マスタスライスの形成工程で３枚のフォトマスク
を使用する為、基本工程に要する時間が長くなるという
欠点がある。また３枚のフォトマスクを使用して目合わ
せを実施すると、フォトマスクａ，ｂ，ｃ毎に目ズレ方
向、および量が異なるため、このパターンを配線工程に
て１チップにパターニングする際に局所的（例えば図１
２（ｂ）のＡ部とＢ部等）に目ズレ量が大きくなり、歩
留まりを低下させる可能性があった。

【０００９】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、マスタ
スライス作成用のフォトマスクを低減してフォトマスク
製造コストおよびウエハ製造コストを低減し、合わせて
フォトマスク製造に要する時間を短縮した半導体装置の
製造方法を提供することにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置の製造方法は、フォトマスクを使用
して、ウエハ上に回路素子およびパッドを含む入出力バ
ッファを形成する半導体装置の製造方法において、回路
規模に応じて前記フォトマスクの露光領域を任意に設定
して前記回路素子および前記パッドを含む入出力バッフ
ァを形成することを特徴とする。

【００１１】このとき、前記フォトマスクの中央領域に
前記パッドを含む入出力バッファを形成するための入出
力バッファ部を配置してもよく、前記入出力バッファ部
の周辺部に前記パッドを含む入出力バッファを形成する
ための第２の入出力バッファ部を配置してもよい。

【００１２】また、本発明で使用するフォトマスクは、
ウエハ上に回路素子を形成するための基本回路素子部
と、パッドを含む入出力バッファを形成するための入出
力バッファ部とを有するフォトマスクにおいて、前記入
出力バッファ部を中央領域に配置したことを特徴とす
る。

【００１３】このとき、前記入出力バッファ部の周辺部
に前記パッドを含む入出力バッファを形成するための第
２の入出力バッファ部を配置してもよい。

【００１４】

【作用】上記のように構成された本発明の半導体装置の
製造方法は、例えばフォトマスクの中央領域にパッド部
を含む入出力バッファ部を配置し、回路規模に応じてフ
ォトマスクの露光領域を任意に設定して回路素子を形成
することで、複数種の回路規模のウエハを１つのフォト
マスクで製造することが可能になる。

【００１５】また、上記のように構成された本発明のフ
ォトマスクは、中央領域にパッド部を含む入出力バッフ
ァ部を配置することで、回路規模に応じて任意に露光領
域を設定することが可能になる。

【００１６】

【実施例】次に本発明の実施例について図面を用いて説
明する。

【００１７】（第１実施例）まず、２００Ｋゲート規
模、３００Ｋゲート規模を有するマスタスライスを作成
する場合について説明する。

【００１８】図１は本発明のフォトマスクの第１実施例
を示す図である。

【００１９】図１に示すように本実施例で用いるフォト
マスク１のマスクパターンは、パッド部を含む入出力バ
ッファ部２をマスク中央領域（例えば約３ｍｍ□）に設
けている。入出力バッファ部２の周辺にはＸ方向目合わ
せパターン４、Ｙ方向目合わせパターン５が配置され、
それ以外の領域はゲートを敷き詰めた基本回路素子部３
が設けられている。また、基本回路素子部３は、このフ
ォトマスク１で作成可能な最大規模、例えば７００Ｋ程
度のゲート規模に相当する面積を有している。このよう
な構成において、フォトマスク１の露光領域の大きさを
所望のゲート規模に応じて変化させ、基本回路素子部３
の領域を変更することで所望のゲート規模に応じたマス
タスライスを得ることができる。

【００２０】次に、本実施例のフォトマスクを用いて２
００Ｋゲート規模のマスタスライスを作成する場合につ
いて説明する。図２に示すように、図１に示したフォト
マスク１に対して２００Ｋゲート規模搭載のマスタスラ
イスが得られるように露光領域８を設定する。この露光
領域８には、フォトマスク１の中央領域に配置されたパ
ッド部を含む入出力バッファ部２、Ｘ方向目合わせパタ
ーン４、Ｙ方向目合わせパターン５、および基本回路素
子部３が含まれている。

【００２１】なお、この露光領域の８大きさに対して、
縮小投影露光装置のステップピッチを例えば１辺あたり
５０μ程度大きく設定することで、マスタスライスにス
クライブ線領域を設定することができる。

【００２２】このような露光領域８でパターンを形成す
ることで２００Ｋゲート規模のマスタスライスを得るこ
とができ、所望の回路動作をするようにアルミニウム等
の金属配線で基本回路素子部３を結線することで、図３
に示すような２００Ｋゲート規模搭載のゲートアレイチ
ップ６を得ることができる。

【００２３】一方、３００Ｋゲート規模のマスタスライ
スを作成する場合には、図４に示すように、図１に示し
たフォトマスクに対して３００Ｋゲート規模搭載のマス
タスライスが得られるように露光領域９を設定する。そ
して上記フォトマスクを使用して露光領域９をパターニ
ングすることで３００Ｋゲート規模のマスタスライスを
得ることができる。

【００２４】そして上記３００Ｋゲート規模のマスタス
ライスが所望の回路動作をするようにアルミニウム等の
金属配線で基本回路素子を結線することで、図５に示す
ような３００Ｋゲート規模搭載のゲートアレイチップ７
を得ることができる。なお、図１〜図５に配線パターン
は記載していない。

【００２５】本実施例では２００Ｋゲート規模、３００
Ｋゲート規模の各ゲートアレイのパターン形成方法につ
いて述べたが、さらに大きなゲート規模（７００Ｋま
で）のマスタスライスを所望する場合は、図１に示すフ
ォトマスク１の露光領域を大きくして各パターン形成を
行なえばよい。また上記フォトマスク１を用いて作成し
たゲートアレイは組立実装時にバンプ・タブで実装パッ
ケージの電極部とボンディングパッドとを接続すれば、
所望の半導体装置を得ることができる。

【００２６】以上説明したように、パッド部を含む入出
力バッファ部２をフォトマスク１の中央領域に配置した
ため、所望するゲート規模に応じてフォトマスク１の露
光領域を任意に設定しパターニングすることができ、１
つのフォトマスク１で異なるゲート規模のマスタスライ
スの製造が可能となる。したがってフォトマスク１の製
造コストおよびマスタスライスの製造コストが低減しフ
ォトマスク１の製造に要する時間が省略されるため、ゲ
ートアレイの開発時間が短縮される。

【００２７】（第２実施例）図６は本発明のフォトマス
クの第２実施例を示す図である。図６に示すように本実
施例に用いるフォトマスク１１には、マスク中央（〜３
ｍｍ□）にパッド部を含む第１の入出力バッファ部１２
が配置され、さらにフォトマスク１１中央部を中心とし
て１辺が１２ｍｍ程度で幅が約５００μｍの第２の入出
力バッファ部１６が方形状に配置されている。

【００２８】また、上記パッド部を含む第１の入出力バ
ッファ部１２の外周にはＸ方向目合わせパターン１４、
Ｙ方向目合わせパターン１５、および第１の基本回路素
子部１３が配置されており、さらに第２の入出力バッフ
ァ部１６の外周には第２の基本回路素子部１７が配置さ
れている。そして、第１の基本回路素子部１３と第２の
基本回路素子部１７とを合わせたゲート規模は、所望す
るゲート規模に関わらず一定の大きさ（例えば１０００
Ｋ）でレイアウトしておく。

【００２９】このような構成においても、図７に示すよ
うに、所望するゲート規模に応じてフォトマスク１１の
露光領域１８を設定し、パターニングすることにより、
１つのフォトマスク１１で異なるゲート規模のマスタス
ライスを得ることができる。また、本実施例では、パッ
ド部を含む第１の入出力バッファ部１２および第２の入
出力バッファ部１６を有しているため、入出力バッファ
部の面積が第１実施例と比べて大きくなり、所望するゲ
ート規模が大きくパッド数が多い場合に適している。マ
スタスライスを得たら、所望の回路動作をするようにア
ルミニウム等の金属配線で第１の基本回路素子部１３、
第２の基本回路素子部１７を結線することで、図８に示
すようなゲートアレイチップ１９を得ることができる。
また、図６〜図８に配線パターンは記載していない。

【００３０】なお、本実施例では、パッド部を含む第２
の入出力バッファ部１６を方形状に配置しているが、例
えば第１の入出力バッファ部１２と同様の形状で第２の
入出力バッファ部１６をマスクの対角線上に配置した
り、あるいは第２の入出力バッファ部１６と同様の形状
の複数の入出力バッファ部を放射状に配置するなど、入
出力バッファ部がフォトマスク１１の中央領域とその周
辺部に配置されていれば、本実施例と同様に１つのフォ
トマスク１１で異なるゲート規模のマスタスライスを得
ることができる。

【００３１】また、上記各実施例ではゲートアレイを参
照して説明したが、ゲートアレイに限らず、ＰＬＡ等そ
の他のカスタムＩＣについても、本実施例が適用できる
ことは言うまでもない。

【００３２】

【発明の効果】本発明は以上説明したような方法を採用
しているので、以下に記載されている効果を奏する。

【００３３】フォトマスクの中央領域にパッド部を含む
入出力バッファ部を配置することで、所望するウエハの
回路規模に応じてフォトマスクの露光領域を任意に設定
して回路素子を形成することが可能になるため、複数種
の回路規模のウエハを１つのフォトマスクで作成するこ
とができる。したがって、フォトマスク製造コストおよ
びウエハ製造コストが低減しフォトマスク製造に要する
時間が省略されるため、半導体装置の開発時間が短縮さ
れる。

【図面の簡単な説明】

【図１】本発明のフォトマスクの第１実施例を示す図で
ある。

【図２】図１のフォトマスクを使用して２００Ｋゲート
規模のマスタスライスを作成する時の露光領域を示す図
である。

【図３】図１のフォトマスクを使用して得られる２００
Ｋゲート規模のゲートアレイチップを示す図である。

【図４】図１のフォトマスクを使用して３００Ｋゲート
規模のマスタスライスを作成する際の露光領域を示す図
である。

【図５】図１のフォトマスクを使用して得られる３００
Ｋゲート規模のゲートアレイチップを示す図である。

【図６】本発明のフォトマスクの第２実施例を示す図で
ある。

【図７】図６のフォトマスクを使用してマスタスライス
を作成する際の露光領域を示す図である。

【図８】図６のフォトマスクを使用して得られるゲート
アレイチップを示す図である。

【図９】従来のマスタスライスを作成するために使用す
るフォトマスクである。

【図１０】図９のフォトマスクを使用して得られるゲー
トアレイチップを示す図である。

【図１１】従来の半導体装置の製造方法の一例を説明す
る図であり、同図（ａ）は基本回路素子が形成されたウ
エハ図、同図（ｂ）はチップが形成されたウエハ図、ま
た同図（ｃ）は基本回路素子を形成するためのフォトマ
スク図、同図（ｄ）はチップを形成するためのフォトマ
スク図である。

【図１２】従来の半導体装置の製造方法の一例を説明す
る図であり、同図（ａ）はフォトマスク図、同図（ｂ）
および同図（ｃ）はフォトマスクの組み合せ例を示した
図である。

【符号の説明】

１、１１ フォトマスク ２ 入出力バッファ部 ３ 基本回路素子部 ４、１４ Ｘ方向目合わせパターン ５、１５ Ｙ方向目合わせパターン ６、７、１９ ゲートアレイチップ ８、９、１８ 露光領域 １２ 第１の入出力バッファ部 １３ 第１の基本回路素子部 １６ 第２の入出力バッファ部 １７ 第２の基本回路素子部

Claims (5)

【特許請求の範囲】
1. 【請求項１】 フォトマスクを使用して、ウエハ上に回
   路素子およびパッドを含む入出力バッファを形成する半
   導体装置の製造方法において、 回路規模に応じて前記フォトマスクの露光領域を任意に
   設定して前記回路素子および前記パッドを含む入出力バ
   ッファを形成することを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 請求項１に記載の半導体装置の製造方法
   において、 前記フォトマスクの中央領域に前記パッドを含む入出力
   バッファを形成するための入出力バッファ部を配置する
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 請求項２に記載の半導体装置の製造方法
   において、 前記入出力バッファ部の周辺部に前記パッドを含む入出
   力バッファを形成するための第２の入出力バッファ部を
   配置することを特徴とする半導体装置の製造方法。
4. 【請求項４】 ウエハ上に回路素子を形成するための基
   本回路素子部と、パッドを含む入出力バッファを形成す
   るための入出力バッファ部とを有するフォトマスクにお
   いて、 前記入出力バッファ部を中央領域に配置したことを特徴
   とするフォトマスク。
5. 【請求項５】 請求項３に記載のフォトマスクにおい
   て、 前記入出力バッファ部の周辺部に前記パッドを含む入出
   力バッファを形成するための第２の入出力バッファ部を
   配置したことを特徴とするフォトマスク。