JPH0418752A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0418752A JPH0418752A JP2122462A JP12246290A JPH0418752A JP H0418752 A JPH0418752 A JP H0418752A JP 2122462 A JP2122462 A JP 2122462A JP 12246290 A JP12246290 A JP 12246290A JP H0418752 A JPH0418752 A JP H0418752A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ｎｐ＋１．ｐｎｐｌ・ランジスタ及びｎチ
ャネル、ｐチャネルＭＯＳトランジスタを同一’ｔ’導
体基板」二に有する半導体装置の製造方法に関する。
ャネル、ｐチャネルＭＯＳトランジスタを同一’ｔ’導
体基板」二に有する半導体装置の製造方法に関する。
第２図はＩ Ｅ Ｄ Ｍ （ＩｎｔｅｒｎａＮｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｉ）ｅｖｌｃｃｓ Ｍｏｅｔｉｎ
ｇ）Ｔｅｃｈ、Ｄｉｇ、１９８８．ｐ７８０−７６３に
示された縦型ｒ１ｐｎ、ｐｎｐトランジスタ及びＣＭ
ＯＳトランジスタの混在形ＬＳＩの断面図である。
Ｅｌｅｃｔｒｏｎ Ｉ）ｅｖｌｃｃｓ Ｍｏｅｔｉｎ
ｇ）Ｔｅｃｈ、Ｄｉｇ、１９８８．ｐ７８０−７６３に
示された縦型ｒ１ｐｎ、ｐｎｐトランジスタ及びＣＭ
ＯＳトランジスタの混在形ＬＳＩの断面図である。
同図において、１はｐ 型半導体基板、２及び３はｎ型
及びｎ＋型埋込層、４はｐ＋型埋込層、５はｎ型エピタ
キシャル層、６は素子分離絶縁膜、７はｐ＋型のチャネ
ルカット層、８はｐ型拡散層、９はｐ型ベース拡散層、
１０はｎ型ベース拡散層、１、、１．、 、 １．、２
はチャネルドープ領域、１３はｎ型ベース電極、１４は
ｎ型ベース電極、１５はｎ型ソス・ドレイン電極、１６
はｐ型ソース・ドレイン電極、１７はｎ型コレクタ引き
出し電極、１８はｐ型コレクタ引き出し７電極、］９は
パソシベション絶縁膜、２０はｎ型エミッタ電極、２１
−はｎ型エミッタ電極、２２はｎ型ゲート電極、２３は
ｐ型ゲート電極、２４はｎ型エミッタ拡散層、２５はｐ
型エミッタ拡散層、２６は配線層である。
及びｎ＋型埋込層、４はｐ＋型埋込層、５はｎ型エピタ
キシャル層、６は素子分離絶縁膜、７はｐ＋型のチャネ
ルカット層、８はｐ型拡散層、９はｐ型ベース拡散層、
１０はｎ型ベース拡散層、１、、１．、 、 １．、２
はチャネルドープ領域、１３はｎ型ベース電極、１４は
ｎ型ベース電極、１５はｎ型ソス・ドレイン電極、１６
はｐ型ソース・ドレイン電極、１７はｎ型コレクタ引き
出し電極、１８はｐ型コレクタ引き出し７電極、］９は
パソシベション絶縁膜、２０はｎ型エミッタ電極、２１
−はｎ型エミッタ電極、２２はｎ型ゲート電極、２３は
ｐ型ゲート電極、２４はｎ型エミッタ拡散層、２５はｐ
型エミッタ拡散層、２６は配線層である。
ここて、ｎｐｎ、ｐｎｐはそれぞれｎｐｎ、ｐｎ ｐ
ｌ□ランジスタの形成用領域を表わｌ〜、ｎ Ｍ Ｏｓ
、ｐＭｏｓはそれぞれロチャネル、ｐチャネルＭＯ３Ｉ
−ランジスタの形成用領域を表わす。
ｌ□ランジスタの形成用領域を表わｌ〜、ｎ Ｍ Ｏｓ
、ｐＭｏｓはそれぞれロチャネル、ｐチャネルＭＯ３Ｉ
−ランジスタの形成用領域を表わす。
つぎに、製造工程について第３Ａ図ないし第３Ｃ図を参
照して説明する。
照して説明する。
ます、基板１のｐｎｐ領域の表面にｎ型埋込層２を形成
し、第３Ａ図に示すように、ｒｌｐｎ、ｐＭＯ３領域の
表面にｎ＋型埋込層３を形成すると共に、ｎ型埋込層２
の表面及びｎ Ｍ ＯＳ領域の表面にｐ 型埋込層４を
形成し、その後ｎ型エピタキンヤル層５を形成する。
し、第３Ａ図に示すように、ｒｌｐｎ、ｐＭＯ３領域の
表面にｎ＋型埋込層３を形成すると共に、ｎ型埋込層２
の表面及びｎ Ｍ ＯＳ領域の表面にｐ 型埋込層４を
形成し、その後ｎ型エピタキンヤル層５を形成する。
そし７て、チャネルカット層７を形成したのち、所定領
域に素子分離絶縁膜６を形成して素子分離を行い、ｐｎ
ｐ、ｎＭＯ３領域のｐ＋型埋込層４のｐ型拡散層８を形
成したのち、−に面金面に薄い窒化膜］００を形成し、
ｎｐｎ、ｐＨｐ領域のコレクタ引出部にｎ＋埋込層３及
びｐ＋埋込層４に達する溝１０１を形成し、これらの溝
１０１内及び窒化膜１００１に多結晶シリコン層１．０
２を形成する。
域に素子分離絶縁膜６を形成して素子分離を行い、ｐｎ
ｐ、ｎＭＯ３領域のｐ＋型埋込層４のｐ型拡散層８を形
成したのち、−に面金面に薄い窒化膜］００を形成し、
ｎｐｎ、ｐＨｐ領域のコレクタ引出部にｎ＋埋込層３及
びｐ＋埋込層４に達する溝１０１を形成し、これらの溝
１０１内及び窒化膜１００１に多結晶シリコン層１．０
２を形成する。
つぎに、第３Ｂ図に示すように、ｎｐｎ、ｎＭＯ８領域
の多結晶シリコン層１０２を所定形状にバターニングし
、コレクタ電極層１．０２ ａ 、ベス電極層１０２ｂ
及びソース・ドレイン電極層１０２ｃを形成し、パター
ニングにより多結晶シリコン層１０２を除去した所定部
分に新たにパッジベージコン絶縁膜１つを形成し、ｐｎ
ｐ、ｐＭ。
の多結晶シリコン層１０２を所定形状にバターニングし
、コレクタ電極層１．０２ ａ 、ベス電極層１０２ｂ
及びソース・ドレイン電極層１０２ｃを形成し、パター
ニングにより多結晶シリコン層１０２を除去した所定部
分に新たにパッジベージコン絶縁膜１つを形成し、ｐｎ
ｐ、ｐＭ。
Ｓ領域についても同様にコレクタ、ベース ソス・ドレ
インの各電極層を形成する。
インの各電極層を形成する。
その後、所定パターンのマスクを用い、ｎｐｎ領域のベ
ース電極層１０２ｂ、第３Ｂ図には図示されていないｐ
ｎｐ領域のコレクタ電極層及び９ＭＯ８領域のソース・
ドレイン領域にボロン（Ｂ）を注入し２、ｎ型ベース電
極１３．ｐ型コレクタづき出し電極１８．ｐ型ソース・
ドレイン電極１６を形成すると共に、他の所定パターン
のマスクを用い、ｎｐｎ領域のコレクタ電極層１０２ａ
、ｎＭＯ３領域のソース・ドレイン電極層１０２ｃ及び
第３Ｂ図には図示されていないｐｎｐ領域のベス電極層
にリン（Ｐ）を注入してｎ型コレクタ引き出し電極１７
．ｎ型ソース・ドレイン電極１５及びｎ型ベース電極１
４を形成する。
ース電極層１０２ｂ、第３Ｂ図には図示されていないｐ
ｎｐ領域のコレクタ電極層及び９ＭＯ８領域のソース・
ドレイン領域にボロン（Ｂ）を注入し２、ｎ型ベース電
極１３．ｐ型コレクタづき出し電極１８．ｐ型ソース・
ドレイン電極１６を形成すると共に、他の所定パターン
のマスクを用い、ｎｐｎ領域のコレクタ電極層１０２ａ
、ｎＭＯ３領域のソース・ドレイン電極層１０２ｃ及び
第３Ｂ図には図示されていないｐｎｐ領域のベス電極層
にリン（Ｐ）を注入してｎ型コレクタ引き出し電極１７
．ｎ型ソース・ドレイン電極１５及びｎ型ベース電極１
４を形成する。
さらに、第３Ｃ図に示すように、エミッタ及びゲートと
なる領域の絶縁膜１つを除去し、各電極表面を酸化し、
絶縁膜］９を除去した領域の底部の窒化膜１００及びこ
の窒化膜１００の直下の薄い酸化膜を、除去すると同時
に横方向にエツチングしたのち、再び多結晶シリコンを
全面に薄く堆積し、この多結晶シリコンによって、ベー
ス電極１３とｎ型エピタキシャル層５とを接続すると共
に、ソース・ドレイン電極１５とｐ型拡散層８とを接続
したのち、エミッタ、ゲート領域を酸化してエミッタ、
ゲート領域にも絶縁膜１９を形成し、ｐｎｐ、ｐＭＯ３
領域についても同様の工程を行つＯ そしてその後、第２図に示すように、ｎｐｎ■） ｎ
ｐ領域のベース領域、ｎＭＯ８，ｐＭＯ８領域のチャネ
ルドープ領域に、それぞれ所定の不純物を注入し、て各
拡散領域９，１０及びチャネルドブ領域１１．１２を形
成し、ｎｐｎ、ｐｎｐ領域のエミッタ領域にエミッタ用
開孔を形成した後、再び多結晶シリコンを堆積し、別の
所定パターンのマスクを用いてヒ素（Ａｓ）を導入し、
ｎｐｎ領域に［１型エミッタ電極２０．ｎＭＯ８領域に
Ｔ〕型ゲ〜１・電極２２を形成したのち、異なる所定パ
ターンのマスクを用いてＢを導入し、ｐｎｐ領域にｐ型
エミッタ電極２１．ｐＭＯ８領域にｐ型ゲート電極２３
を形成し、これらの不純物導入時の熱拡散によって、Ｉ
ｌ型エミッタ拡散層２４．ｐ型エミッタ拡散層２５を形
成したのぢ、所定位置にコンタクトポールを開孔して配
線層２６を形成し、所望の配線を行う。
なる領域の絶縁膜１つを除去し、各電極表面を酸化し、
絶縁膜］９を除去した領域の底部の窒化膜１００及びこ
の窒化膜１００の直下の薄い酸化膜を、除去すると同時
に横方向にエツチングしたのち、再び多結晶シリコンを
全面に薄く堆積し、この多結晶シリコンによって、ベー
ス電極１３とｎ型エピタキシャル層５とを接続すると共
に、ソース・ドレイン電極１５とｐ型拡散層８とを接続
したのち、エミッタ、ゲート領域を酸化してエミッタ、
ゲート領域にも絶縁膜１９を形成し、ｐｎｐ、ｐＭＯ３
領域についても同様の工程を行つＯ そしてその後、第２図に示すように、ｎｐｎ■） ｎ
ｐ領域のベース領域、ｎＭＯ８，ｐＭＯ８領域のチャネ
ルドープ領域に、それぞれ所定の不純物を注入し、て各
拡散領域９，１０及びチャネルドブ領域１１．１２を形
成し、ｎｐｎ、ｐｎｐ領域のエミッタ領域にエミッタ用
開孔を形成した後、再び多結晶シリコンを堆積し、別の
所定パターンのマスクを用いてヒ素（Ａｓ）を導入し、
ｎｐｎ領域に［１型エミッタ電極２０．ｎＭＯ８領域に
Ｔ〕型ゲ〜１・電極２２を形成したのち、異なる所定パ
ターンのマスクを用いてＢを導入し、ｐｎｐ領域にｐ型
エミッタ電極２１．ｐＭＯ８領域にｐ型ゲート電極２３
を形成し、これらの不純物導入時の熱拡散によって、Ｉ
ｌ型エミッタ拡散層２４．ｐ型エミッタ拡散層２５を形
成したのぢ、所定位置にコンタクトポールを開孔して配
線層２６を形成し、所望の配線を行う。
従来の半導体装置の製造方法では、ｎ型ベース電極］４
及びｎ型ソース・ドレイン電極１５と、ｐ型ベース電極
１３及びｐ型ソース・ドレイン電極１６とで注人種が異
なるため、ｎ型の電極］４１５の形成時の不純物注入の
ためのフ第１・レジスト等のマスク合わせ工程と、ｐ型
の電極１Ｂ、１６の形成時の不純物注入のための他のマ
スク合わせ工程とが必要となり、マスク合わせ工程か２
回必要となる。
及びｎ型ソース・ドレイン電極１５と、ｐ型ベース電極
１３及びｐ型ソース・ドレイン電極１６とで注人種が異
なるため、ｎ型の電極］４１５の形成時の不純物注入の
ためのフ第１・レジスト等のマスク合わせ工程と、ｐ型
の電極１Ｂ、１６の形成時の不純物注入のための他のマ
スク合わせ工程とが必要となり、マスク合わせ工程か２
回必要となる。
また、ｎ型エミッタ電極２０及びｎ型ゲート電極２２と
、ｐ型エミッタ電極２１及びｐ型ゲート電極２３も、同
様に注人種が異なるため、ｎ型の電極２０．２２の形成
のためのマスク合わせ工程と、ｐ型の電極２１．２３の
形成のためのマスク合わせ工程が必要になる。
、ｐ型エミッタ電極２１及びｐ型ゲート電極２３も、同
様に注人種が異なるため、ｎ型の電極２０．２２の形成
のためのマスク合わせ工程と、ｐ型の電極２１．２３の
形成のためのマスク合わせ工程が必要になる。
このように、各電極１３〜１６．２０〜２３の形成時の
不純物注入のために、多数のマスク合オ〕せ工程が必要
になるという問題点があった。
不純物注入のために、多数のマスク合オ〕せ工程が必要
になるという問題点があった。
この発明は、」二重のような問題点を解消するためにな
され、各電極形成時の不純物注入の為のマスク合わせ二
り程を削減できるようにすることを［」的とする。
され、各電極形成時の不純物注入の為のマスク合わせ二
り程を削減できるようにすることを［」的とする。
この発明に係る半導体装置の製造方法は、同一パ１′、
導体基板」二に、第１導電型のベース層を有するバイポ
ーラトランジスタの形成用の第１−領域と、Ｗｉ ２４
’ｒＴＸ型のベース層を有するバイポーラトランジス
タの形成用の第２領域と、第２導電型のチャネル領域を
有するＭＯ３＋−ランジスタの形成用の第３領域と、第
１導電型のチャネル領域を有するＭＯＳトランジスタの
形成用の第４領域とを備えた丁導体装置を製造する半導
体装置の製造方法において、前記第３領域の前記基板上
方にのろ選択的に酸化膜を形成する工程と、全面に第１
導電型の不純物を導入した第１の多結晶シリコン膜及び
第１−の絶縁膜を順次に堆積する工程と、前記第１の多
結晶シリコン膜を前記第１の絶縁膜と共に所定形状に加
工し、前記第１領域にベース電極、前記第２領域にエミ
ッタ電極及びコレクタ電極、前記第３領域にゲート電極
、前記第４領域にソース・ドレイン電極をそれぞれ形成
する一■二程と、加工した前記第１の多結晶シリコン膜
及び前記第１の絶縁膜の側面に絶縁膜を形成するゴー程
と、前記第４領域の前記基板上方にのみ選択的に酸化膜
を形成する工程と、全面に第２導電型の不純物を導入し
た第２の多結晶シリコン膜を堆積する上程と、前記第２
の多結晶シリコン膜を所定形状に加工し、前記第１領域
にエミッタ電極及びコレクタ電極。
導体基板」二に、第１導電型のベース層を有するバイポ
ーラトランジスタの形成用の第１−領域と、Ｗｉ ２４
’ｒＴＸ型のベース層を有するバイポーラトランジス
タの形成用の第２領域と、第２導電型のチャネル領域を
有するＭＯ３＋−ランジスタの形成用の第３領域と、第
１導電型のチャネル領域を有するＭＯＳトランジスタの
形成用の第４領域とを備えた丁導体装置を製造する半導
体装置の製造方法において、前記第３領域の前記基板上
方にのろ選択的に酸化膜を形成する工程と、全面に第１
導電型の不純物を導入した第１の多結晶シリコン膜及び
第１−の絶縁膜を順次に堆積する工程と、前記第１の多
結晶シリコン膜を前記第１の絶縁膜と共に所定形状に加
工し、前記第１領域にベース電極、前記第２領域にエミ
ッタ電極及びコレクタ電極、前記第３領域にゲート電極
、前記第４領域にソース・ドレイン電極をそれぞれ形成
する一■二程と、加工した前記第１の多結晶シリコン膜
及び前記第１の絶縁膜の側面に絶縁膜を形成するゴー程
と、前記第４領域の前記基板上方にのみ選択的に酸化膜
を形成する工程と、全面に第２導電型の不純物を導入し
た第２の多結晶シリコン膜を堆積する上程と、前記第２
の多結晶シリコン膜を所定形状に加工し、前記第１領域
にエミッタ電極及びコレクタ電極。
前記第２領域にベース電極、前記第３領域にソース・ド
レイン電極、前記第４領域にゲート電極をそれぞれ形成
する工程と、熱処理により前記第１゜第２領域にエミッ
タ拡散層及び外部ベース拡散層を形成し、前記第３．第
４領域にソース・ドレイン拡散層を形成する上程とを含
むことを特徴としている。
レイン電極、前記第４領域にゲート電極をそれぞれ形成
する工程と、熱処理により前記第１゜第２領域にエミッ
タ拡散層及び外部ベース拡散層を形成し、前記第３．第
４領域にソース・ドレイン拡散層を形成する上程とを含
むことを特徴としている。
この発明においては、第１導電型の不純物を導入した第
１の多結晶シリコン膜を形成し、これを所定形状に加工
して第１導電型の各電極を形成し第２導電型の不純物を
導入した第２の多結晶シリコン膜を形成し、これを所定
形状に加］ニして第２導電型の各電極を形成するため、
従来のように、各電極形成時の不純物注入の為のマスク
合わせ二［程が不要となり、全体の工程数の削減が図れ
る。
１の多結晶シリコン膜を形成し、これを所定形状に加工
して第１導電型の各電極を形成し第２導電型の不純物を
導入した第２の多結晶シリコン膜を形成し、これを所定
形状に加］ニして第２導電型の各電極を形成するため、
従来のように、各電極形成時の不純物注入の為のマスク
合わせ二［程が不要となり、全体の工程数の削減が図れ
る。
第１Ａ図ないｌ−第１Ｆ図はこの発明の半導体装置の製
造方法の一実施例の断面図であり、以下に各］Ｌ程につ
いて説明する。
造方法の一実施例の断面図であり、以下に各］Ｌ程につ
いて説明する。
ただし２、これらの図において、ｎｐｎ、ｐｎｐｎＭＯ
３，ｐＭＯ８は、第１．第２．第３．第４領域に相当す
るｎｐｎ トランジスタ＋ ｐ ｎ ｐ トランジス
タ、ｎチャネルＭＯ８トランジスタ、ｐチャネルＭＯ３
＋−ランジスタの形成用領域をそれぞれ表イフす。
３，ｐＭＯ８は、第１．第２．第３．第４領域に相当す
るｎｐｎ トランジスタ＋ ｐ ｎ ｐ トランジス
タ、ｎチャネルＭＯ８トランジスタ、ｐチャネルＭＯ３
＋−ランジスタの形成用領域をそれぞれ表イフす。
まず、第１Ａ図に示すように、ｐ−型シリコン基板２７
の表面にｎ＋型埋込層２８を形成し、ｐｎｐ、ｐＭＯ３
領域の埋込層２８の表面にｐ＋型埋込層２９を形成した
のぢ、全面にｎ−型エピタキシャル層３０を堆積し、底
面にｐ型チャネルカット層３１が形成されるように素子
分離絶縁膜３２を形成し、ｐｎｐ、ｎＭＯ５領域のエピ
タキＳノャル層３０にそれぞれｐ 型拡散層３３．３４
を形成すると共に、ｎｐｎ、ｐｎｐ領域にそれぞれｎ＋
型コレクタ引ぎ出し層３５及びｐ＋型コレクタ引き出し
層３６を形成する。
の表面にｎ＋型埋込層２８を形成し、ｐｎｐ、ｐＭＯ３
領域の埋込層２８の表面にｐ＋型埋込層２９を形成した
のぢ、全面にｎ−型エピタキシャル層３０を堆積し、底
面にｐ型チャネルカット層３１が形成されるように素子
分離絶縁膜３２を形成し、ｐｎｐ、ｎＭＯ５領域のエピ
タキＳノャル層３０にそれぞれｐ 型拡散層３３．３４
を形成すると共に、ｎｐｎ、ｐｎｐ領域にそれぞれｎ＋
型コレクタ引ぎ出し層３５及びｐ＋型コレクタ引き出し
層３６を形成する。
その後、ｎｐｎ領域のベース領域となるｎ 型エピタキ
シャル層３０にＢ＋等のｐ型不純物イオンが注入される
と共に、ｐｎｐ領域のベース領域となるｐ 型拡散層３
３にＰ＋等のｎ型不純物イオンが注入され、ｎ Ｍ Ｏ
Ｓ領域のｐ 型拡散層３４及びｐＭＯ８領域のｎ 型エ
ピタキシャル層３０の表面にしきい値電圧制御のための
チャネルドープイオン注入を行う。
シャル層３０にＢ＋等のｐ型不純物イオンが注入される
と共に、ｐｎｐ領域のベース領域となるｐ 型拡散層３
３にＰ＋等のｎ型不純物イオンが注入され、ｎ Ｍ Ｏ
Ｓ領域のｐ 型拡散層３４及びｐＭＯ８領域のｎ 型エ
ピタキシャル層３０の表面にしきい値電圧制御のための
チャネルドープイオン注入を行う。
そして、第１Ｂ図に示すように、表面全面を酸化して酸
化膜を形成したのち、ｎ Ｍ ＯＳ領域のｐ 型拡散層
３４の表面にのみ酸化膜３７が残るように酸化膜をエツ
チング【７、表面全面に第１−の多結晶シリコン膜３８
及び第１の絶縁膜としてのＣＶＤ酸化膜３つを順次堆積
し、その後ＣＶＤ酸化膜３つを通してｐ型不純物を多結
晶シリコン膜３８中にドープする。このとき、ＣＶＤ酸
化膜３９の形成時の熱処理によって、ｎｐｎ、ｐｎｐ領
域にそれぞれｐ型ベース層４０．ｎ型ベース層４１が形
成されると共に、ｎＭＯ８，ｐＭＯ３領域にチャネルド
ープ層４２．４３が形成される。
化膜を形成したのち、ｎ Ｍ ＯＳ領域のｐ 型拡散層
３４の表面にのみ酸化膜３７が残るように酸化膜をエツ
チング【７、表面全面に第１−の多結晶シリコン膜３８
及び第１の絶縁膜としてのＣＶＤ酸化膜３つを順次堆積
し、その後ＣＶＤ酸化膜３つを通してｐ型不純物を多結
晶シリコン膜３８中にドープする。このとき、ＣＶＤ酸
化膜３９の形成時の熱処理によって、ｎｐｎ、ｐｎｐ領
域にそれぞれｐ型ベース層４０．ｎ型ベース層４１が形
成されると共に、ｎＭＯ８，ｐＭＯ３領域にチャネルド
ープ層４２．４３が形成される。
さらに、第１Ｃ図に示すように、ｐ型の多結晶シリコン
膜３８及び酸化膜３９を所定パターンに加工し、ｎｐｎ
領域にｐ型ベース電極４４．ｐｎ■）領域にｎ型コレク
タ電極４５及びｐ型エミッタ電極４６．ｎＭＯ８領域に
ｐ型ゲート電極４７ｐＭＯ３領域にｎ型ソース・ドレイ
ン電極４８を形成する。
膜３８及び酸化膜３９を所定パターンに加工し、ｎｐｎ
領域にｐ型ベース電極４４．ｐｎ■）領域にｎ型コレク
タ電極４５及びｐ型エミッタ電極４６．ｎＭＯ８領域に
ｐ型ゲート電極４７ｐＭＯ３領域にｎ型ソース・ドレイ
ン電極４８を形成する。
このとき、多結晶シリコン膜３８及び酸化膜３９のパタ
ーン加工によって、ｎｐｎ領域のエミッタ領域に開孔４
９を形成すると共に、ｐＭＯ５領域のゲート領域に開孔
５０を形成する。
ーン加工によって、ｎｐｎ領域のエミッタ領域に開孔４
９を形成すると共に、ｐＭＯ５領域のゲート領域に開孔
５０を形成する。
つぎに、第１Ｄ図に示すように、パターニングにより形
成された各電極４４〜４８及びその上の酸化膜３９の側
面に絶縁膜からなるサイドウオル５１を形成し、その後
再び酸化膜を薄く形成し、ｐ〜ＩＱｓ領域の開孔５０内
にのみ酸化膜５２が残るように酸化膜をエツチングする
。
成された各電極４４〜４８及びその上の酸化膜３９の側
面に絶縁膜からなるサイドウオル５１を形成し、その後
再び酸化膜を薄く形成し、ｐ〜ＩＱｓ領域の開孔５０内
にのみ酸化膜５２が残るように酸化膜をエツチングする
。
そして、第１Ｅ図に示すように、表面全面に第２の多結
晶シリコン膜を堆積形成し、この多結晶シリコン膜にｎ
型不純物を注入したのち、これをパターニングし、ｎｐ
ｎ領域の開孔４９にｎ型エミッタ電極５３及びコレクタ
引き出し層３５上にｎ型コレクタ電極５４．ｐｎｐ領域
のベース層４１上にｎ型ベース電極５５．ｎＭＯ３領域
のｐ型拡散層３４上にｎ型ソース・ドレイン電極５６゜
ｐＭＯ３領域ｎ 型エピタキシャル層’３０」二にｎ型
ゲート電極５７をそれぞれ形成する。
晶シリコン膜を堆積形成し、この多結晶シリコン膜にｎ
型不純物を注入したのち、これをパターニングし、ｎｐ
ｎ領域の開孔４９にｎ型エミッタ電極５３及びコレクタ
引き出し層３５上にｎ型コレクタ電極５４．ｐｎｐ領域
のベース層４１上にｎ型ベース電極５５．ｎＭＯ３領域
のｐ型拡散層３４上にｎ型ソース・ドレイン電極５６゜
ｐＭＯ３領域ｎ 型エピタキシャル層’３０」二にｎ型
ゲート電極５７をそれぞれ形成する。
さらに、第１Ｆ図に示すように、熱処理によって、ｎｐ
ｎ領域におけるｎ型ベース層４０中のエミッタ電極５３
及びベース電極４４の下部にｎ＋型エミッタ拡散層５８
及びｐ＋型外部ベース拡散層５９をそれぞれ形成すると
共に、ｐｎｐ領域におけるｎ型ベース層４１中のエミッ
タ電極４６及びベース電極５５の下部にｐ＋型エミッタ
拡散層６０及びｎ＋型外部ベース拡散層６１をそれぞれ
形成し、ｎ Ｍ ＯＳ領域におけるｐ 拡散層３４のソ
ース・ドレイン電極５６の下部にｎ＋型ソースドレイン
拡散層６２を形成し、ｐＭＯ３領域におけるｒ］ 型エ
ピタキシャル層３ｏのソース・トレイン電極４８の下部
にｐ＋型ソース・ドレイン拡散層６′３を形成したのち
、パッシベーション絶縁膜６４を全面に形成し、所定位
置にコンタクトホールを開孔（７、配線層６５を形成す
ることにより、ｎｐｎ、ｐｎｐｌ□ランジスタ及びｎ
Ｍ ＯＳｐ Ｍ ＯＳ トランジスタが混在した半導体
装置が完成する。
ｎ領域におけるｎ型ベース層４０中のエミッタ電極５３
及びベース電極４４の下部にｎ＋型エミッタ拡散層５８
及びｐ＋型外部ベース拡散層５９をそれぞれ形成すると
共に、ｐｎｐ領域におけるｎ型ベース層４１中のエミッ
タ電極４６及びベース電極５５の下部にｐ＋型エミッタ
拡散層６０及びｎ＋型外部ベース拡散層６１をそれぞれ
形成し、ｎ Ｍ ＯＳ領域におけるｐ 拡散層３４のソ
ース・ドレイン電極５６の下部にｎ＋型ソースドレイン
拡散層６２を形成し、ｐＭＯ３領域におけるｒ］ 型エ
ピタキシャル層３ｏのソース・トレイン電極４８の下部
にｐ＋型ソース・ドレイン拡散層６′３を形成したのち
、パッシベーション絶縁膜６４を全面に形成し、所定位
置にコンタクトホールを開孔（７、配線層６５を形成す
ることにより、ｎｐｎ、ｐｎｐｌ□ランジスタ及びｎ
Ｍ ＯＳｐ Ｍ ＯＳ トランジスタが混在した半導体
装置が完成する。
なお、」二足実施例ては、ｎｐｎ領域のｐ型ベス電極４
４．ｐｎｐ領域のｐ型コレクタ電極４５及びｐ型エミッ
タ電極４６．ｎＭＯ８領域のｐ型ゲート電極４７．ｐＭ
Ｏ３領域のｎ型ソース・ドレイン領域４８を形成したの
ち、ｎｐｎ領域のｎ型エミッタ電極５′３及びｎ型コレ
クタ電極５４゜ｐｎｐ領域のｎ型ベース電極５５．ｎＭ
Ｏ３領域のｒ］型ソース・ドレイン電極５６．ｐＭＯ８
領域のｒ１型ゲート電極５７を形成したが、これらの電
極の形成順序を入れ換えてもよい。
４．ｐｎｐ領域のｐ型コレクタ電極４５及びｐ型エミッ
タ電極４６．ｎＭＯ８領域のｐ型ゲート電極４７．ｐＭ
Ｏ３領域のｎ型ソース・ドレイン領域４８を形成したの
ち、ｎｐｎ領域のｎ型エミッタ電極５′３及びｎ型コレ
クタ電極５４゜ｐｎｐ領域のｎ型ベース電極５５．ｎＭ
Ｏ３領域のｒ］型ソース・ドレイン電極５６．ｐＭＯ８
領域のｒ１型ゲート電極５７を形成したが、これらの電
極の形成順序を入れ換えてもよい。
以上のように、この発明の半導体装置の製造方法によれ
ば、第１導電型の不純物を導入した第１の多結晶シリコ
ン膜を形成し、これを所定形状に加工して第１導電型の
各電極を形成し、第２導電型の不純物を導入した第２の
多結晶シリコン膜を形成し、これを所定形状に加工して
第２導電型の各電極を形成するため、従来のように、各
電極形成時の不純物注入の為のマスク合わせ上程が不要
となり、全体の工程数を削減することができる。
ば、第１導電型の不純物を導入した第１の多結晶シリコ
ン膜を形成し、これを所定形状に加工して第１導電型の
各電極を形成し、第２導電型の不純物を導入した第２の
多結晶シリコン膜を形成し、これを所定形状に加工して
第２導電型の各電極を形成するため、従来のように、各
電極形成時の不純物注入の為のマスク合わせ上程が不要
となり、全体の工程数を削減することができる。
第１Ａ図ないし第１Ｆ図はこの発明の゛１′、導体装置
の製造方法の一実施例の各工程の断面図、第２図は従来
の半導体装置の断面図、第３八図ないし第３Ｃ図は第２
図に示す″、６導体装置の製造工程の断面図である。 図において、２７はシリコン基板、３７．５２は酸化膜
、３８は第１の多結晶シリコン膜、３９はＣＶＤ酸化膜
、４０はｐ型ベース層、４１はｎ型ベース層、４４はｐ
型ベース電極、４５はｐ型］ ６ コレクタ電極、４６はｐ型ゲート電極、４７は■）型ゲ
ート電極、４８はｎ型ソース・ドレイン電極、５］はザ
イドウォール、５３はｎ型エミッタ電極、５４はｎ型コ
レクタ電極、５５はｎ型ベス電極、５６はｎ型ソース・
ドレイン電極、５７はｎ型ゲート電極、５８．６０はエ
ミッタ拡散層、５９．６］は外部ベース拡散層、６２．
６３はソース・ドレイン拡散層である。 なお、各図中同一符号は同一または相当部分を示す。
の製造方法の一実施例の各工程の断面図、第２図は従来
の半導体装置の断面図、第３八図ないし第３Ｃ図は第２
図に示す″、６導体装置の製造工程の断面図である。 図において、２７はシリコン基板、３７．５２は酸化膜
、３８は第１の多結晶シリコン膜、３９はＣＶＤ酸化膜
、４０はｐ型ベース層、４１はｎ型ベース層、４４はｐ
型ベース電極、４５はｐ型］ ６ コレクタ電極、４６はｐ型ゲート電極、４７は■）型ゲ
ート電極、４８はｎ型ソース・ドレイン電極、５］はザ
イドウォール、５３はｎ型エミッタ電極、５４はｎ型コ
レクタ電極、５５はｎ型ベス電極、５６はｎ型ソース・
ドレイン電極、５７はｎ型ゲート電極、５８．６０はエ
ミッタ拡散層、５９．６］は外部ベース拡散層、６２．
６３はソース・ドレイン拡散層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）同一半導体基板上に、第１導電型のベース層を有
するバイポーラトランジスタの形成用の第１領域と、第
２導電型のベース層を有するバイポーラトランジスタの
形成用の第２領域と、第２導電型のチャネル領域を有す
るＭＯＳトランジスタの形成用の第３領域と、第１導電
型のチャネル領域を有するＭＯＳトランジスタの形成用
の第４領域とを備えた半導体装置を製造する半導体装置
の製造方法において、 前記第３領域の前記基板上方にのみ選択的に酸化膜を形
成する工程と、 全面に第１導電型の不純物を導入した第１の多結晶シリ
コン膜及び第１の絶縁膜を順次に堆積する工程と、 前記第１の多結晶シリコン膜を前記第１の絶縁膜と共に
所定形状に加工し、前記第１領域にベース電極、前記第
２領域にエミッタ電極及びコレクタ電極、前記第３領域
にゲート電極、前記第４領域にソース・ドレイン電極を
それぞれ形成する工程と、 加工した前記第１の多結晶シリコン膜及び前記第１の絶
縁膜の側面に絶縁膜を形成する工程と、前記第４領域の
前記基板上方にのみ選択的に酸化膜を形成する工程と、 全面に第２導電型の不純物を導入した第２の多結晶シリ
コン膜を堆積する工程と、 前記第２の多結晶シリコン膜を所定形状に加工し、前記
第１領域にエミッタ電極及びコレクタ電極、前記第２領
域にベース電極、前記第３領域にソース・ドレイン電極
、前記第４領域にゲート電極をそれぞれ形成する工程と
、 熱処理により前記第１、第２領域にエミッタ拡散層及び
外部ベース拡散層を形成し、前記第３、第４領域にソー
ス・ドレイン拡散層を形成する工程と を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122462A JP2940557B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2122462A JP2940557B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0418752A true JPH0418752A (ja) | 1992-01-22 |
| JP2940557B2 JP2940557B2 (ja) | 1999-08-25 |
Family
ID=14836457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2122462A Expired - Fee Related JP2940557B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940557B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333237B1 (en) | 1999-03-25 | 2001-12-25 | Nec Corporation | Method for manufacturing a semiconductor device |
-
1990
- 1990-05-11 JP JP2122462A patent/JP2940557B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333237B1 (en) | 1999-03-25 | 2001-12-25 | Nec Corporation | Method for manufacturing a semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2940557B2 (ja) | 1999-08-25 |
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