JPH0351108B2 - - Google Patents

Info

Publication number
JPH0351108B2
JPH0351108B2 JP59123507A JP12350784A JPH0351108B2 JP H0351108 B2 JPH0351108 B2 JP H0351108B2 JP 59123507 A JP59123507 A JP 59123507A JP 12350784 A JP12350784 A JP 12350784A JP H0351108 B2 JPH0351108 B2 JP H0351108B2
Authority
JP
Japan
Prior art keywords
layer
region
doping type
forming
poly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59123507A
Other languages
English (en)
Other versions
JPS6016456A (ja
Inventor
Dee Jorii Richaado
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JPS6016456A publication Critical patent/JPS6016456A/ja
Publication of JPH0351108B2 publication Critical patent/JPH0351108B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/856—Complementary IGFETs, e.g. CMOS the complementary IGFETs having different architectures than each other, e.g. high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に係り、特にMOS構造の
半導体装置の製造方法に関する。
〔従来技術とその問題点〕
超大規模集積回路（VLSI）を製造する際の主
な目標は結合容量が小さく且つ密度の大きな集積
回路を製作することである。半導体装置の形状寸
法がマイクロメートルおよび亜マイクロメートル
の範囲に小さくなつてきているので、シリコンゲ
ート金属酸化物半導体（MOS）の製造方法を更
に開発する必要がある。
先行技術では、ｎチヤンネルおよびｐチヤンネ
ル装置の双方に共通なゲートを有するCMOS構
造を作る場合、ｐチヤンネル装置（下部トランジ
スタ）に対して塊状シリコンを、ｎチヤンネル装
置（上部トランジスタ）に対してレーザーによる
再結晶シリコン膜を、それぞれ用いて製作されて
きた、（たとえば、IEEE Electron Device
Letters、Vol.DEL−1.No.６（1980年６月）のJ.F.
GibbonsとK.F.Leeとの論文「レーザー再結晶ポ
リシリコン上の単ゲート幅広CMOSインバータ
を参照）。GibbonsとLeeによる構造は垂直形に組
立てられていて、自己整合共通ゲートを用いて詰
込密着度を高くしている。しかし、この共通ゲー
ト装置を生産するために使用するCMOS製造工
程では、上部トランジスタに対して、ソースとド
レインがゲートと完全に重なつてしまう。この重
なりのため結合容量が大きくなり、これは高性能
MOS装置にとつては望ましくない。結合容量を
減らすと装置内の回路速度が早くなり、消費パワ
ーも下る。このように、結合容量を最小限に詰込
み密度を大きくするMOS工程を求めることは重
要である。更に、このような工程に標準のVLSI
製造工程を使用することが望ましい。
〔発明の目的〕
本発明は上部トランジスタに対して、ゲートと
ソースおよびドレインとの重なりを防止すること
によつて先行技術の問題を解決するものである。
〔本発明の概要〕
本発明はCMOS技術あるいはNMOS技術のい
ずれかにおいて、垂直型（積層型）に組立てられ
たMOS構造を作るための新しいMOS製造シーケ
ンスを含むものであり、化学気相沈積法（CVD）
でドープした酸化物（例えばリンケイ素ガラス）
の層からCVDでレーザー再結晶したポリシリコ
ンの層にドーパントの外部拡散が起る。この外部
拡散は普通中間構造に高温酸化処理を施して行わ
れる。続いてソースと、ドレインとマスク合わせ
は、境界限界におけるCVDガラスからのドーパ
ントの外部拡散と注入したソースおよびドレイン
のイオンの拡散とが出会うように選定される。
熱的に成長した応力除去された二酸化シリコン
（SRO）層と低圧化学気相沈積（LPCLD）法に
より形成された窒化シリコンの層とは、続く酸化
に対するマスクとして、レーザー再結晶ポリシリ
コンの選択した領域上に使用される。高温で行わ
れるこの酸化の間に、ドーパントはドープされた
酸化物から外部拡散し、隣接するレーザー再結晶
ポリシリコン領域にドープする。それでソースと
ドレイン領域はSROと窒化シリコンの異方性エ
ツチングにより画成される。マスク合わせは、レ
ーザー再結晶ポリシリコン中へのドーパントの境
界限界をカバーするように選定される。これら外
部拡散領域の他に、ソースとドレインの注入物の
別の拡散が高温アニールと打込みの期間中に起
る。
〔発明の実施例〕
第１Ａ−１Ｎ図は本発明の第１の実施例および
その製造工程を示す。第１Ａ図において代表的に
ｎ−ドーパントをドープされたシリコン基板１０
０上に応力除去された酸化物（SRO）層１３０
が形成される。この層は典型的には熱的に成長さ
れた二酸化シリコンから構成される。第１のマス
キング層１２０、たとえば、低圧化学気相沈積法
（LPCVD）により形成された窒化シリコン膜が
第１のSRO層１３０の上方に形成される。第１
の窒化シリコン層１２０の上面にフオトレジスト
層１１０が形成される。このフオトレジスト層１
１０は、たとえば過ふつ化炭化水素のプラズマで
エツチングすることにより基板１００上の領域１
０１の第１窒化シリコン層１２０を除くために使
われる。領域１０１で窒化シリコン層１２０が完
全に除かれると深い溝１０３が形成される。第１
の窒化物１２０、第１のSRO１３０、およびフ
オトレジスト１１０の層が溝１０３の上方に張り
出しのないメサ１０４を形成する。次いで望むな
らばチヤンネルトツプ（たとえば、n+ドーパン
ト）を溝１０３に注入することができる。
第１Ｂ図は、更にマスキングを進めるためにフ
オトレジストマスク１１０を除去した図であり、
第１の窒化物１２０と第１のSRO１３０の層と
を上積みしたメサ１０４を示してある。第１の
SRO層１３０は溝１０３の部分において残つて
いる。
第１Ｃ図は溝１０３の中にあつて、第１の
SRO層１３０に載つている第１のフイールド酸
化（FOX）層１４０の成長を示す。第１のSRO
１３０と第１のFOX層１４０とは、別個のもの
として示してあるが、実際には離れているのでは
なく、化学的には同じ材質であるから互いに融合
しているということに注意しなければならない。
第１Ｄ図ではメサ領域１０４上の第１の窒化物
１２０と第１のSRO１３０とが除去されて基板
１００が露出しているところを示している。
第１Ｅ図に示すように、第１のゲート酸化
（GOX）層１５０は基板１００の露出面上に熱的
に成長される。望むならば、次に第１のGOX層
１５０にゲート閾値制御注入が行なわれる、次に
第１のポリシリコン（POLY）層１６０が基板１
００の全面に付着し第１のSRO層１３０、第１
のFOX層１４０、および第１のGOX層１５０を
覆う。第１のPOLY層１６０は代表的には低圧化
学気相沈積法（LPCVD）で形成される。続いて
第１のPOLY層１６０全体にたとえばp+ホウ素が
ドープされる。
次に第１Ｆ図に示すようにポジ型フオトレジス
ト層１６２を使用して領域１６４を画成し、そし
て第１のPOLY層１６０を表面１６５の残りの部
分からエツチングで除く。このようにして溝１６
７と１６８とができ上る。次に第１Ｇ図に示すよ
うにソース１７０とドレイン１７１とのイオン注
入物（たとえば、p+材料）がそれぞれ溝１６７
および１６８に高温打込みされる。この注入シー
ケンスによりPOLY層１６０にもドープが行われ
る。
フオトマスク１６２を除去してから、第１の注
入ガラス層１７２（たとえば、n+りんを注入し
た二酸化シリコン）を第１Ｈ図に示すとおり１６
５全面と第１のPOLY層１６０との上に形成され
る。
続いて第１Ｉ図に示すように方向性プラズマを
用いて注入ガラス層１７２を異方的にエツチす
る。異方性エツチングの後、注入ガラスの二つの
小領域１７３と１７４とが第１のPOLY層１６０
に隣接して残る。次いで第２のゲート酸化
（GOX）層１８０を１６５の全面とPOLY層１６
０との上に熱的に成長させ、そしてエツチして第
１のPOLY領域１６０の上に第２のGOX層１８
０を残す。
第１Ｊ図に示すように第２のポリシリコン
（POLY）層１９０を１６５の全面、小領域１７
３と１７４、および第２のGOX１８０上に形成
される。第２のPOLY層１９０を典型的には
LPCVD法で形成し、続いてたとえばp-材をドー
プする。次いで第２のPOLY層１９０を、たとえ
ばレーザーを用いて再結晶させる。
第１Ｋ図に示したとおりもう一つのSRO層２
００をレーザー再結晶POLY層１９０の上に成長
させる。次にもう一つのマスキング層２１０、た
とえばLPCVD窒化シリコンを第２のSRO層２０
０上に形成させると共に、層２１０の上にポジ型
フオトレジスト層２２０を用いて活性領域２３０
を形成する。次に第２の窒化層２１０と第２の
SRO層２００とを領域２４０から除去してレー
ザー再結晶POLY層１９０を露出させる。領域２
３０からフオトレジスト層２２０を除去してから
もう一つのフイールド酸化（FOX）層２５０を
領域２４０内のレーザー再結晶ROLY層１９０
の露出面上に成長させる。第２のFOX層２５０
の成長中、領域１７３と１７４とからのドーパン
トがレーザー再結晶POLY層１９０内の境界限界
２７３と２７４とにそれぞれ拡散する。更に、領
域２４０中のレーザー再結晶POLY層１９０の一
部は酸化して酸化POLY層１９０′を形成する。
第１Ｌ図で領域２３０の第２の窒化層２１０
と、第２のSRO層２００とが除去されてレーザ
ー再結晶POLY層１９０を露出する。領域２７０
内のレーザー再結晶POLY層１９０の露出面上の
ポジ型フオトレジスト層２６０をマスクとして使
用し溝２８０と２９０とを形成する。これで溝２
８０と２９０とは導電材料（たとえばn+材料）
を注入して注入POLY層２９２と２９３とを形成
することができる。領域２７０内のレーザー再結
晶POLY層１９０の上のポジ型フオトレジスト層
２６０の位置合わせは重要であつて、続く処理シ
ーケンスの間に、領域２９２と２９３とからの注
入されたイオンと、領域１７３と１７４とからの
ドーパントの外部拡散が融合するように選ばなけ
ればならない。
第１Ｍ図に示すように、ポジ型フオトレジスト
層２６０を除去し次に加熱することにより、溝２
８０と２９０の導電材料はレーザ再結晶POLY層
１９０中に再分布形成される。すなわち、上部ト
ランジスタ（一方のトランジスタ）に対するソー
ス領域２９５とドレイン領域２９６とが形成され
る。加熱の間、領域２８０と２９０内の導電物質
は、ポジ型フオトレジスト層２６０が正しく位置
合わせされていれば、それぞれ領域１７３と１７
４とからのドーパントと出会うことになる。ま
た、図示するとおりこの加熱期間中POLY層１９
０の一部分は領域２９５と２９６とからのドーピ
ングの影響を受けないで残る。
これで第１Ｎ図に示すように、構造の全表面に
第１のCVD酸化層３００を形成させ、エツチン
グで第１のCVD酸化層３００に溝３１０と３２
０とを形成し、次に構造の全表面に金属層３３０
を形成させて溝３１０，３２０を埋め、さらに金
属層３３０を選択的にエツチして領域３４０と３
５０とを形成すれば構造が完成する。最後のバツ
シベーシヨン層３６０はCVD法によつて構造の
全表面に形成される。次にバツシベーシヨン層３
６０を選択的にエツチして領域３７０，３８０、
および３９０を残すことができる。領域３１０と
３２０を通して下層構造との接触を作ることがで
きる。この製作法は第２図に概要図を示す相補型
MOSインバータとして使用できる構造体を提供
できる。即ちこの構造体は、ソース領域２９５と
ドレイン領域２９６とをもつｐ型トランジスタ５
００（上部トランジスタ）と、ソース領域１７０
とドレイン領域１７１とをもつｎ型トランジスタ
５１０（下部トランジスタ）と、酸化物領域１８
０と１５０とを接続する共通ゲートとして働く
p+ドープ領域１６０とをもつものである。
第３図は第１Ａ〜１Ｎ図の方法を用いる他の方
法を示し、他方のトランジスタのソースおよびド
レイン領域１７０と１７１がどのように接続され
るかを示している。これは第１Ａ図に使用したマ
スクを領域２９６を越えて延在し酸化POLY層１
９０′と交差するように修正して行える。領域３
１５内の酸化POLY層１９０′は領域３２７内の
接点部３２５を隔離している。
第４図は本発明の他の実施例を示す。第４図の
製造体を作るためのはじめの段階は第１図のステ
ツプＡからＮまでと同じである。しかし、この第
２の実施例では第１のGOX層１５０が選択した
領域４００においてエツチされ、下層のシリコン
基板の表面部分を露出させている。続くPOLY層
４１０のたとえばn+材料の付着と注入とにより
この領域４００が埋められる。これは領域１７１
への埋設接触部を構成する。
第５図は本発明の第３の実施例を示す。第５図
のはじめの段階は第３図および４図のプロセスと
同じであるが。更に、CVD酸化層４２０が注入
POLY層４１５の上に付着している。開口４２５
がCVD酸化層４２０を通してエツチされ注入
POLY層４１５の表面を露出させると共に金属層
４３０を付着させ、これにより先にエツチした開
口４２５を埋める。
第６図は本発明の第４の実施例を示す。第６図
のステツプは第４図および第５図とほとんど同じ
であるが、４つのトランジスタ５０５，５１０，
５１５、および５２０が第１のフイールド酸化領
域１４０と酸化POLY領域１９０′との間に一度
に形成される。ソースとドレイン領域５２５〜５
３０がすべて基板１００のドーピングとは極性が
反対の同じ型のドーパント（たとえば、n+型の
材料）から形成されている。トランジスタ５０５
と５１０とに関係するチヤンネル領域５３１と５
３２とはドープされエンハンスメント形トランジ
スタ（たとえば、p-ドーピング）を作るが、ト
ランジスタ５１５と５２０とに関係するチヤンネ
ル領域５３５と５３６とは注入されて（たとえ
ば、n+型）デイスプレツシヨン形トランジスタ
を作る。このようにポリシリコンゲート５４０
（たとえば、n+材料）はエンハンスメント形トラ
ンジスタ５０５と５１０とに共通なゲートとなる
が、ポリシリコンゲート５４５（たとえば、n+
材料）はデイスプレツシヨン形トランジスタ５１
５と５２０とに共通なゲートとなる。領域５２７
とポリシリコンゲート５４５とは金属付着（図示
せず）により電気的に互いに接続され、金属接触
５５０，５５２、および５５４は前のように酸化
層２５０と５６０とにより分離されるとともにパ
ツシベーシヨン層３６０で覆われている。結果は
第７図に概要図を示すように垂直積重ねゲートＮ
−MOSインバータが得られる。
〔発明の効果〕
以上の説明より明らかなように、マスク合わせ
を調節することにより、ドレインおよびソース領
域とゲートとの重なりを最小限にすることがで
き、結合容量を減らすと同時に垂直組立構造によ
り詰め込み密度を増すことができる。さらに、こ
の製造工程は従来のVLSIの製造技術しか必要と
しない。
【図面の簡単な説明】
第１Ａ〜第１Ｎ図は本発明の一実施例による半
導体装置の断面図およびその製造工程部、第２図
は第１図の装置で構成できる電気的回路図、第３
図は第１図の装置を変形した半導体装置の断面
図、第４図〜第６図は本発明の他の実施例による
半導体装置の断面図、第７図は第６図の装置の電
気的回路図である。 １００：基板、１３０，２００，３００：酸化
物層、１２０，２１０：マスク層、１１０，２２
０，２６０：フオトレジスト層、１０４：メサ、
１４０，２５０：フイールド酸化層、１６０，１
９０：ポリシリコン層、１０３，１６７，１６
８，２８０，２９０，３１０，３２０：溝、１８
０：ゲート酸化層、２３０：活性領域、１９
０′：酸化ポリシリコン層、３３０：金属層、３
６０：パシベーシヨン層。

Claims (1)

  1. 【特許請求の範囲】 １ (a) 第１ドーピング型の半導体基板１００の
    表面上に第１絶縁物質の第１層１３０，１５０
    を形成すること、 (b) 前記第１層１３０，１５０の選択した部分上
    に第２ドーピング型の半導体物質の第２層１６
    ０を形成すること、 (c) 前記第２層１６０によつて覆われていない前
    記半導体基板１００中の選択部分に第２ドーピ
    ング型の第１、第２注入領域１７０，１７１を
    形成すること、 (d) 第１ドーピング型のドーパントを含み、そし
    て形成後に前記第２層１６０の側部を除いて除
    去される第２絶縁層の第３層１７２，１７３，
    １７４を形成すること、 (e) 前記第２層１６０の露出された上部に前記第
    １絶縁物質の第４層１８０を形成すること、 (f) 前記第１、第３、第４層１３０，１５０，１
    ７３，１７４，１８０の上に第２ドーピング型
    の半導体物質の第５層１９０を形成すること、 (g) 前記第５層１９０中の選択した境界部分まで
    前記第３層１７３，１７４から第１ドーピング
    型のドーパントを拡散すること、 (h) 前記第５層１９０の選択した領域中に第１ド
    ーピング型のドーパントを注入すること、 (i) 前記第５層１９０中のドーパントをそれが前
    記境界部分に達するまで拡散すると共に、前記
    第４層１８０の上部に前記第５層１９０を元の
    状態で残存層として残すこと、 の工程を含み、前記第２層１６０は前記第１層１
    ５０と第４層１８０とを接続する共通ゲートとな
    り、前記第１、第２注入領域１７０，１７１は一
    方のトランジスタのソース、ドレインとなり、前
    記境界部分および前記残存層で分離された前記第
    ５層１９０が他方のトランジスタのソース、ドレ
    インとなるようにした垂直型のMOS型半導体の
    製造方法。
JP59123507A 1983-06-15 1984-06-15 半導体装置の製造方法 Granted JPS6016456A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/504,632 US4488348A (en) 1983-06-15 1983-06-15 Method for making a self-aligned vertically stacked gate MOS device
US504632 2000-02-15

Publications (2)

Publication Number Publication Date
JPS6016456A JPS6016456A (ja) 1985-01-28
JPH0351108B2 true JPH0351108B2 (ja) 1991-08-05

Family

ID=24007103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59123507A Granted JPS6016456A (ja) 1983-06-15 1984-06-15 半導体装置の製造方法

Country Status (4)

Country Link
US (1) US4488348A (ja)
EP (1) EP0135243B1 (ja)
JP (1) JPS6016456A (ja)
DE (1) DE3471405D1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6089953A (ja) * 1983-10-22 1985-05-20 Agency Of Ind Science & Technol 積層型半導体装置の製造方法
CA1197628A (en) * 1984-01-05 1985-12-03 Thomas W. Macelwee Fabrication of stacked mos devices
JPS60194570A (ja) * 1984-03-16 1985-10-03 Toshiba Corp 半導体装置の製造方法
US4628589A (en) * 1984-09-28 1986-12-16 Texas Instruments Incorporated Method for fabricating stacked CMOS structures
US4603468A (en) * 1984-09-28 1986-08-05 Texas Instruments Incorporated Method for source/drain self-alignment in stacked CMOS
JPS61176614A (ja) * 1985-02-01 1986-08-08 Mitsui Toatsu Chem Inc α−ハロゲノイソプロペニルクメン単位含有重合体及びその製造方法
JPS61187362A (ja) * 1985-02-15 1986-08-21 Nec Corp 半導体集積回路装置
US4656731A (en) * 1985-08-05 1987-04-14 Texas Instruments Incorporated Method for fabricating stacked CMOS transistors with a self-aligned silicide process
US4722909A (en) * 1985-09-26 1988-02-02 Motorola, Inc. Removable sidewall spacer for lightly doped drain formation using two mask levels
US4745086A (en) * 1985-09-26 1988-05-17 Motorola, Inc. Removable sidewall spacer for lightly doped drain formation using one mask level and differential oxidation
JPH063812B2 (ja) * 1987-07-13 1994-01-12 株式会社東芝 半導体装置の製造方法
US4898835A (en) * 1988-10-12 1990-02-06 Sgs-Thomson Microelectronics, Inc. Single mask totally self-aligned power MOSFET cell fabrication process
US5573964A (en) * 1995-11-17 1996-11-12 International Business Machines Corporation Method of making thin film transistor with a self-aligned bottom gate using diffusion from a dopant source layer
US6201267B1 (en) 1999-03-01 2001-03-13 Rensselaer Polytechnic Institute Compact low power complement FETs
CN103178060A (zh) * 2011-12-23 2013-06-26 上海中科联和显示技术有限公司 场效应晶体管互补反相器及其制备方法
CN107038987B (zh) * 2017-05-23 2020-12-22 上海和辉光电股份有限公司 一种共栅晶体管、像素电路、驱动方法及显示器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5915189B2 (ja) * 1976-02-23 1984-04-07 ソニー株式会社 半導体装置の製造方法
US4408385A (en) * 1978-06-15 1983-10-11 Texas Instruments Incorporated Semiconductor integrated circuit with implanted resistor element in polycrystalline silicon layer
JPS5561037A (en) * 1978-10-31 1980-05-08 Toshiba Corp Preparation of semiconductor device
US4402761A (en) * 1978-12-15 1983-09-06 Raytheon Company Method of making self-aligned gate MOS device having small channel lengths
DE2923995C2 (de) * 1979-06-13 1985-11-07 Siemens AG, 1000 Berlin und 8000 München Verfahren zum Herstellen von integrierten MOS-Schaltungen mit MOS-Transistoren und MNOS-Speichertransistoren in Silizium-Gate-Technologie
JPS56160034A (en) * 1980-05-14 1981-12-09 Fujitsu Ltd Impurity diffusion
US4409722A (en) * 1980-08-29 1983-10-18 International Business Machines Corporation Borderless diffusion contact process and structure
DE3037744A1 (de) * 1980-10-06 1982-05-19 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen einer monolithisch integrierten zwei-transistor-speicherzelle in mos-technik
JPS57192081A (en) * 1981-05-19 1982-11-26 Ibm Field effect transistor unit
JPS5827363A (ja) * 1981-08-10 1983-02-18 Fujitsu Ltd 電界効果トランジスタの製造法
JPS58175846A (ja) * 1982-04-08 1983-10-15 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JPS6016456A (ja) 1985-01-28
EP0135243B1 (en) 1988-05-18
US4488348A (en) 1984-12-18
EP0135243A1 (en) 1985-03-27
DE3471405D1 (en) 1988-06-23

Similar Documents

Publication Publication Date Title
US5627393A (en) Vertical channel device having buried source
KR100420534B1 (ko) 얕은 트렌치 분리 구조의 반도체 장치와 일관된 임계전압을 갖는 모스 트랜지스터 제조 방법
JP2663402B2 (ja) Ｃｍｏｓ集積回路デバイスの製造方法
US5077228A (en) Process for simultaneous formation of trench contact and vertical transistor gate and structure
KR870006676A (ko) 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정
US5554554A (en) Process for fabricating two loads having different resistance levels in a common layer of polysilicon
JPH0351108B2 (ja)
US6362025B1 (en) Method of manufacturing a vertical-channel MOSFET
JPH09102503A (ja) 半導体装置およびその製造方法
US5399509A (en) Method of manufacturing a bipolar transistor
KR930005508B1 (ko) 반도체장치 및 그 제조방법
JPH01130542A (ja) 素子間分離領域を有する半導体装置の製造方法
KR100304081B1 (ko) 반도체장치의 제조방법
CN215731714U (zh) 微电子器件
JPH0423329A (ja) 半導体装置の製造方法
KR100266694B1 (ko) 반도체소자의 제조방법
JP2658027B2 (ja) 半導体装置の製造方法
JPS63302562A (ja) Ｍｏｓ型半導体装置の製造方法
JP3247106B2 (ja) 集積回路の製法と集積回路構造
KR930010118B1 (ko) 반도체 장치의 제조방법
JPS5846648A (ja) 半導体装置の製造方法
JPS60226168A (ja) 相補型ｍｏｓ半導体装置
JPS5940563A (ja) 半導体装置の製造方法
JPS6039868A (ja) 半導体装置の製造方法
JPH11265953A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees