JPH01140761A - 半導体装置 - Google Patents

半導体装置

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JPH01140761A
JPH01140761A JP62298996A JP29899687A JPH01140761A JP H01140761 A JPH01140761 A JP H01140761A JP 62298996 A JP62298996 A JP 62298996A JP 29899687 A JP29899687 A JP 29899687A JP H01140761 A JPH01140761 A JP H01140761A
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JP
Japan
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film
type
transistor
region
emitter
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JP62298996A
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English (en)
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Katsumoto Soejima
副島　勝元
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NEC Corp
Original Assignee
NEC Corp
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S148/009—Bi-MOS

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置分野に利用される。
本発明は半導体装置に関し、特に、微細なＣＭＯＳトラ
ンジスタ（相補型ＭＯＳトランジスタ）と微細なバイポ
ーラトランジスタとを共存させた半導体装置（以下、Ｂ
ｉ−ＣＭＯＳ　　Ｌ　Ｓ　Ｉという。）に関する。
〔概要〕
本発明は、同一半導体層内に形成されたバイポーラトラ
ンジスタとＣＭＯＳトランジスタとを含む半導体装置に
おいて、 前記バイポーラトランジスタのベースエミッタ領域およ
び前記ＣＭＯＳトランジスタのソースドレイン領域およ
びゲート領域の前記半導体層の主面上の構造を、所定の
関係位置を保ってそれぞれ主面上に積み重ねて形成され
た、第一絶縁膜、第一多結晶半導体膜、第二絶縁膜およ
び第二多結晶半導体膜からなる多層構造とすることによ
り、バイポーラトランジスタの自己整合化とともにＣＭ
ＯＳトランジスタの自己整合化を図り、動作速度および
集積度の向上を図ったものである。
〔従来の技術〕
従来、この種のＢｉ−ＣＭＯ３ＬＳＩとしては、第４図
に示す構造のものがある。Ｐ型半導体基板ｌａ上に、Ｎ
　Ｐ　Ｎバイポーラトランジスタ１００を形成すべき領
域をＮ゛型埋込層２ａ上のＮ型エピタキシャル層３ａと
し、ＮＭＯＳトランジスタ２０１を形成すべき領域をＰ
゛型埋込層４ａ上のＰ型ウェル５ａとし、ＰＭＯＳトラ
ンジスタ２０２を形成すべき領域をＮ゛型埋込層６ａ上
のＮ型ウェル７ａとした後、素子分離のため厚さ約１．
０μｍのフィールド酸化膜８ａを形成し、ゲート酸化膜
９ａを形成し、ＮＰＮバイポーラトランジスタ１００の
コレクタ抵抗を小さくするためにコレクタ取出し部分表
面よりＮ＋型埋込層２ａに到達するようにコレクタＮ゛
型拡散層１７ａを形成し、ＮＭＯＳトランジスタ２０１
およびＰＭＯＳトランジスタ２０２のゲート電極として
のＮ゛型多結晶シリコン膜１０ａを加工形成し、バイポ
ーラトランジスタ１００のＰ型ベース層２０ａを形成し
、ＮＰＮバイポーラトランジスタ１００のエミッタ部分
のシリコン酸化膜を選択的に除去した後、前述のＮ゛型
多結晶シリコン膜１０ａとは異なる第二の多結晶シリコ
ン層を加工形成し、その後Ａ５イオン等の注入によりＮ
゛型エミッタ多結晶シリコン膜１２ａ１エミッタＮ＋型
拡散層１６ａおよびＮ１ｖｉＯ３）ランジスタ２０１の
ソースまたはドレインとなるソースドレインＮ＋型拡散
層１４ａを同時に形成し、またＢイオン等の注入により
バイポーラトランジスタ１００のベース電極部分のグラ
フトベースＰ゛型拡散層１３ａおよびＰＭＯＳトランジ
スタ２０２のソースまたはドレインとなるソースドレイ
ンＰ“型拡散層１５ａを同時に形成することにより、第
４図に示す構造のＢｉ−ＣＭＯ３ＬＳＩを製造していた
。
〔発明が解決しようとする問題点〕
前述した従来のＢ＋　ＣＭＯ３ＬＳＩの動作速度および
集積密度は、主として次に挙げる３点で制限される。
（ｉ）ＮＭＯＳトランジスタ２０１およびＰＭＯＳトラ
ンジスタ２０２のゲート電極長さ（第４図中のし）。
（ｉｉ）ＮＰＮバイポーラトランジスタ１００のエミツ
タ幅（第４図中のＳ）。
（ｉｉｉ）ＮＰＮバイポーラトランジスタ１００のベー
ス抵抗ＲＢ　０ ベース抵抗ＲＢは、主としてベース電極部分のグラフト
ベースＰ゛型拡散層１３ａとエミッタＮ゛型拡散層１６
ａ間の距離（第４図中のＤ）に比例して決まる。
ところで、（ｉ）のゲート電極長さしは従来技術によれ
ば、デバイスの信頼性および製造歩留まりを考慮すると
、１．０〜１．３μｍ以下とするのは困難であった。次
に（１１）のエミツタ幅Ｓも同様に１．０〜１．３μｍ
以下にするのは困難であった。また、（ｉｉｉ　）のベ
ース電極部分のグラフトベースＰ＋型拡散層１３ａとエ
ミッタＮ゛型拡散層１６８間の距離りは、従来技術によ
る重ね合わせ精度および加工精度を考慮すると２〜３μ
ｍ以下とするのは困難であった。
前述したＳおよびＤを小さくするために、ベースおよび
エミッタ部分を自己整合で形成する技術として、例えば
特開昭６０−８１８６２号公報および特開昭６０−８９
９６９号公報に示されているＳ　Ｓ　Ｔ　（Ｓｕｐｅｒ
Ｓｅｌｆａｌｉｇｎ　Ｔｅｃｈｎｏｌｏｇｙ）があるが
、これはバイポーラトランジスタの微細化についてのみ
有効であった。
すなわち、従来のＢｉ−ＣＭＯ３ＬＳＩにおいては、動
作速度および集積密度の向上を図ることが困難であると
いう欠点があった。
本発明の目的は、前記の欠点を除去することにより、動
作速度および集積密度の向上を図ったＢｉ−ＣＭＯ３Ｌ
ＳＩからなる半導体装置を提供することにある。
〔問題点を解決するための手段〕
本発明は、同一半導体基板上の同一半導体層内に形成さ
れたバイポーラトランジスタ、ＮチャネルＭＯＳトラン
ジスタおよびＰチャネルＭＯＳトランジスタを含む半導
体装置において、前記半導体層の主面上の前記バイポー
ラトランジスタのベース領域および各ＭＯＳトランジス
タのソースドレイン領域の外縁部上の位置より外方に延
長して形成された第一絶縁膜と、前記第一絶縁膜上およ
び前記第一絶縁膜の前記ベース領域および前記ソースド
レイン領域の外縁部上の位置における側面上に延長して
それぞれ形成され、それぞれ所定の導電型を有する第一
多結晶半導体膜と、前記ベースエミッタ接合面の主面上
の位置およびその近傍のベース領域およびエミッタ領域
の一部、および前記ソースレーン領域の内縁部の主面上
の位置およびその近傍のソースドレイン領域およびゲー
ト領域の一部と、前記第一多結晶半導体膜の表面とを覆
うてそれぞれ形成された第二絶縁膜と、前記第二絶縁膜
の表面と前記バイポーラトランジスタのエミッタ絶縁膜
とを覆うてそれぞれ形成された所定の導電型を有する第
二多結晶半導体膜とを含み、前記第一多結晶半導体膜は
、前記ベース領域または前記ソースドレイン領域との連
結部の内縁部がそれぞれエミッタベース接合面または前
記ソースドレイン領域の内縁部の主面上の位置より外方
に位置して連結された構造であるこ止を特徴とする。
〔作用〕
バイポーラトランジスタのベースエミッタ領域および各
ＭＯＳトランジスタのソースドレイン領域およびゲート
領域の半導層の主面上の構造は、所定の位置関係を保っ
てそれぞれ主面上に積み重ねて形成された第一絶縁膜、
第一多結晶半導体膜、第二絶縁膜および第二多結晶半導
体膜の四層構造となっている。
従って、各トランジスタの活性領域を形成するのに、微
細加工が困難なマスクによるフォトリソグラフィー技術
によることなく、微細加工が容易なサイドエッチ技術に
より加工寸法を制御できる。
すなわち、自己整合技術を活用できる。これにより、前
記バイポーラトランジスタのエミツタ幅Ｓ、およびベー
ス取り出し電極とエミック拡散層間の間隔Ｄ１さらに各
ＭＯＳトランジスタのゲート長りを短（することができ
、高速で集積度の高いＢｉ−ＣＭＯ３ＬＳＩからなる半
導体装置を得ることが可能となる。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
。
本実施例は、Ｐ型半導体基板ｌの主面の所定の位置にそ
れぞれＮ゛型埋込層２および６、Ｐ°型埋込層４が形成
され、その上に同一半導体層としてのＮ型エピタキシャ
ル層３が形成され、このＮ型エピタキシャル層３内に、
ＮＰＮバイポーラトランジスタ１００　、ＮＭＯＳトラ
ンジスタ２０１およびＰＭＯＳトランジスタ２０２が形
成されている。
そして、Ｎ型エピタキシャル層３の主面上のＮＰＮバイ
ポーラトランジスタ１００のグラフトベースＰ＋型拡散
層１３、ＮＭＯＳトランジスタ２０１のソースドレイン
Ｎ２型拡散層１４およびＰＭＯＳトランジスタ２０２の
ソースドレインＮ２型拡散層１５の外縁部上の位置より
外方に延長して形成された第一絶縁膜１８と、この第一
絶縁膜１８上および第一絶縁膜１８のグラフトベースＰ
＋型拡散層１３、ソースドレインＮ２型拡散層１４およ
びソースドレインＰ゛型型数散層１５外縁部上の位置に
おける側面上（第３図参照）に延長して、それぞれ形成
された第一多結晶半導体膜としてのＮ゛型多結晶シリコ
ン膜１１およびＰ＋型多結晶シリコン膜１０と、前記ペ
ースエミッタ接合面の主面上の位置およびその近傍のグ
ラフトベースＰ＋型拡散層およびエミッタＮ゛型拡散層
１６の一部、およびソースドレインＮ゛型拡散層１４お
よびソースドレインＰ＋型拡散層１５の内縁部の主面上
の位置およびその近傍のソースドレインＰ＋型拡散層１
４、ソースドレインＰ＋型拡散層１５およびそのゲート
領域の一部と、Ｐ゛型多結晶シリコン膜１１、Ｎ゛型多
結晶シリコン膜１０の表面を覆うてそれぞれ形成された
第二絶縁膜１９と、この第二絶縁膜１９の表面と、エミ
ッタＮ＋型拡散層１６および各ＭＯＳトランジスタ２０
１．２０２のゲート酸化膜９とを覆うてそれぞれ形成さ
れたＰ゛型多結晶シリコン膜１２とを含み、Ｎ゛型多結
晶シリコン膜１１およびＰ＋型多結晶シリコン膜１０は
、それぞれグラフトベースＰ＋型拡散層１３、ソースド
レインＮ゛型拡散層１４およびソースドレインＰ＋型拡
散層１５との連結部の内縁部はそれぞれエミッタベース
接合面、ソースドレインＮ゛型拡散層１４の内縁部また
はソースドレインＰ＋型拡散層１５の内縁部の主面上の
位置より外方に位置して連結して形成される。
なお、第１図において、５はＰ型つェノペ７はＮ型ウェ
ル、８はフィールド酸化膜、１７はコレクタＮ゛型拡散
層および２０はＰ型ベース層である。
本発明の特徴は、第１図において、各トランジスタ１０
０．２０１および２０２の活性領域上に、それぞれ第一
絶縁膜１８、第一多結晶半導体膜としてのＰ゛型多結晶
シリコン膜１１またはＮ゛型多結晶シリコン膜１０、第
二絶縁膜１９および第二多結晶半導体膜としてのＰ゛型
型詰結晶半導体膜１２形成したことにある。
次に、第２図（ａ）〜（ｑ）および（献（ｑ）により本
実施例の製造方法について説明する。第２図（ａ）〜（
Ｑ）および■）、（ｑ５は本実施例の主要製造工程にお
ける縦断面図である。
まず、第２図（ａ）に示すように、Ｐ型半導体基板１の
主面上にＮ゛゛埋込層２および６とＰ゛゛埋込層４とを
形成した後、Ｎ型エピタキシャル層３（例えば厚さ〜１
．５μｍ１比抵抗〜１Ω・ｃｍ）を形成し、通常のアイ
ソブレーナ法により形成した厚いフィールド酸化膜８に
より素子分離を行い、ＮＰＮバイポーラトランジスタ１
００を形成する領域はＮ型エピタキシャル層３を残し、
ＮＭＯＳトランジスタ２０１を形成する領域はＰ゛゛埋
込層４に到達するようにＰウェル５を形成し、ＰＭＯＳ
トランジスタ２０２を形成する領域はＮウェル７を形成
し、Ｐ型半導体基板１の主面上に第一の絶縁膜としてシ
リコン熱酸化膜２２を厚さ約５００　人形成し、さらに
シリコン窒化膜２３を厚さ約１５００人で形成する。
次に第２図ら）に示すように、ＮＰＮバイポーラトラン
ジスタ１００のコレクタ部分のシリコン熱酸化膜２２お
よびシリコン窒化膜２３を選択的にエツチングした後、
多結晶シリコン膜２１を厚さ約５０００人堆積する。
次に、第２図（Ｃ）に示すように、シリコン窒化膜２４
を厚さ１２００〜１５００人堆積した後、素子領域以外
のシリコン窒化膜２４を選択的に除去し、その後９５０
℃加圧酸素雰囲気中（２〜３気圧）で約６０分間酸化を
行い、多結晶シリコン膜２１の素子領域以外の部分を絶
縁酸化膜２５とする。
次に第２図（ｄ）に示すように、ＮＰＮバイポーラトラ
ンジスタ１００のコレクタ電極部分およびＮＭＯＳトラ
ンジスタ２０１の素子領域のシリコン窒化膜２４を選択
的に除去し、その後９５０℃ＰＯＣｌ３雰囲気にて２０
分間のリン拡散を行い、コレクタ電極部分およびＮＭＯ
Ｓトランジスタ２０１の素子領域の多結晶シリコン膜２
１をＮ゛型多結晶シリコン膜１０とする。このとき、コ
レクタ電極部分の多結晶シリコン膜２１の下のシリコン
熱酸化膜２２はあらかじめ除去しであるため、Ｎ゛型多
結晶シリコン膜１０にドープされたリンは単結晶シリコ
ン内部にも拡散し、コレクタＮ゛型拡散層１７が形成さ
れる。
次に、第２図（ｅ）に示すように、多結晶シリコン膜２
１上のシリコン窒化膜２４を除去した後、ＮＰＮバイポ
ーラトランジスタ１００のベースおよびエミツタ部分と
ＰＭＯＳトランジスタ２０２の素子領域の多結晶シリコ
ン膜２１とに、選択的にボロンイオンを例えばエネルギ
ー５０ＫｅＶ　ドーズ量１．ＯＸＩＯ”なる条件になイ
オン注入し、Ｐ″″型多結晶シリコン膜１１を形成する
。
次に第２図（ｆ）に示すように、ＮＰＮバイポーラトラ
ンジスタ１００のエミッタ、ＰＭＯＳトランジスタ２０
１およびＮＭＯＳトランジスタ２０２のゲートを形成す
る部分のＰ゛型多結晶シリコン膜１１およびＮ゛型多結
晶シリコン膜１０を除去する。この時点における各部分
の平面的位置関係について、第３図（ａ）および（ｂ）
を参照して詳細に説明する。
第３図（ａ）および（ｂ）は、本発明のバイポーラトラ
ンジスタおよびＭＯＳ）ランジスタの第２図（ｆ）の時
点における平面図である。第３図（ａ）はバイポーラト
ランジスタのベースおよびエミッタ部分の平面図であり
、Ｐ゛型多結晶シリコン膜３１がエミッタ孔３３を囲む
ように、第２図（ｆ）におけるＰ゛型多結晶シリコン膜
ｌｌを加工する。第３図ら）はＭＯＳ・トランジスタの
ソース、ゲートおよびドレイン部分の平面図であり、ソ
ース電極多結晶シリコン膜３４とドレイン電極多結晶シ
リコン膜３５とをゲート形成領域３７が分離するように
、第２図（ｆ）におけるＮ゛型多結晶シリコン膜１０お
よびＰ゛型多結晶シリコン膜１１を加工する。エミッタ
孔３３およびゲート形成領域３７の幅は、現状の微細加
工技術の限界に近い１．０〜１．２μｍとすることがで
きる。
以後の製造工程は、ＮＰＮバイポーラトランジスタ１０
０のベースおよびエミック電極の自己整合構造の製造方
法（ＳＳＴ）に従う。
説明の便宜上、以後の工程断面図は、ＮＰＮバイポーラ
トランジスタ１０００ベースおよびエミッタ電極付近の
みを示すが、ＭＯＳトランジスタ２０１および２０２部
分については後述の第２図（ロ）および（Ｃ１）のよう
に適宜図示する。
第２図（ｇ）は、Ｎ型エピタキシャル層３の主面上でベ
ース電極となるＰ゛型多結晶シリコン膜１１の表面を９
５０℃スチーム雰囲気中で約３０分間酸化することによ
り、第二の絶縁膜１９を形成する工程を示す。
図には示されていないが、同一基板上に形成されたＰＭ
ＯＳトランジスタ２０２のソースおよびドレイン電極と
なるＰ＋型多結晶シリコン膜１１およ゛　びＮＭＯＳト
ランジスタ２０１のソースおよびドレイン電極となる平
型多結晶シリボン膜１００表面にも、同様に第二の絶縁
膜１９が形成される。Ｎ゛型多結晶シリコン膜１０上に
形成された酸化膜は、リンの増速酸化作用によりＰ゛型
多結晶シリコン膜１１上に形成された酸化膜より厚く形
成される。
次に第２図（社）に示すように、シリコン窒化膜２３を
熱リン酸によりオーバーエツチングを行い　ｐ＋型多結
晶シリコン膜１１の下部を露出させる。続いてシリコン
窒化膜２３をマスクとしてシリコン熱酸化膜２２をバッ
フアート弗酸でエツチングし、単結晶シリコン主面を露
出させる。
次に第２図（１）に示すように、前記オーバーエッチで
除去されたシリコン窒化膜２３およびシリコン熱酸化膜
２２の消失した部分を充填するように、ＬＰＣＶＤ法に
より多結晶シリコン膜２７を平面上で厚さ約２５００人
堆積する。
次に第２図（ｊ）に示すように、例えばヒドラジン液に
より、Ｐ°型多結晶シリコン膜１１の下部にのみ多結晶
シリコン膜２７を残すようにエツチングを行い、その後
Ｐ＋型多結晶シリコン膜１１よりＮ型エピタキシャル層
３の主面上にボロン拡散を行うため９００℃Ｎ２雰囲気
中で３０分間の熱処理を施し、グラフトベースＰ“型拡
散層１３を形成する。
図には示されていないが、ＰＭＯＳトランジスタ２０２
については、同様にＰ＋型多結晶シリコン膜１１よりＮ
型ウェル７の表面にボロン拡散が行われ、ソースドレイ
ンＰ゛型拡欣層１５が形成され、ＮＭＯＳトランジスタ
２０１　については、Ｎ°型多結晶シリコン膜１０より
Ｐ型ウェル５の表面にリン拡散が行われ、ソースドレイ
ンＮ゛型拡散層１４が形成される。
次に第２図（社）に示すように、露出したシリコン表面
を９００℃スチーム雰囲気中で１０分間の酸化を行い、
ベース形成のためのシリコン熱酸化膜２８を約４００人
厚さに形成した後、バイポーラトランジスタ形成領域の
みに選択的にボロンイオンをエネルギ−３０ＫｅＶ　、
ドーズ量１×１０１３ｃｍ−２テイオン注入することに
より、Ｐ型ベース層２０を形成する。
このときＮＭＯＳトランジスタ２０１およびＰＭＯＳト
ランジスタ２０２を形成する領域には、ＭＯＳトランジ
スタのＶ、（しきい値電圧）制御用に、前記ベースボロ
ンイオン注入とは別個に、ボロンもしくはリンの低ドー
ズ量のイオン注入を行ってもよい。
次に第２図（７！Ｊに示すように、多結晶シリコン膜２
９をＬＰＣＶＤ法により約２０００人堆積する。このと
き多結晶シリコン膜２９は第二絶縁膜１９の側面部分に
も堆積する。
次に第２図（ホ）に示すように、多結晶シリコン膜２９
を異方性ドライエツチング（エツチングガスＣＦ、）に
よりエツチングする。このとき第二絶縁膜１９の側面部
分にのみ、多結晶シリコン膜２９が残り、側面部分がな
だらかになる。
次に第２図（ｎ）に示すように、薄いシリコン熱酸化膜
２８をバッフアート弗酸にてエツチングし、シリコン表
面を露出させた後、第２図（○）に示すように、９００
℃スチーム雲囲気中で５分間の酸化を行い、ゲート酸化
膜９を２５０Ａ形成する。このとき多結晶シリコン膜２
９の表面にもシリコン酸化膜が形成される。このゲート
酸化膜９は、ＮＰＮバイポーラトランジスタ１００のエ
ミッタ部分、ＮＭＯＳトランジスタ２０１のゲート部分
、およびＰＭＯＳトランジスタ２０２のゲート部分に同
時に形成される。
次に第２図（ｆ））に示すように、ＮＰＮバイポーラト
ランジスタ１００の部分のゲート酸化膜９のみを通常の
フォトレジスト法によりエツチング開孔してシリコン表
面を露出させる。このとき第２図（ｐ）に示すように、
ＰＭＯ３）ランジス２２０２部分のゲート酸化膜９は残
しておく。ＮＭＯＳトランジスタ２０１部分についても
同様にゲート酸化膜９は残しておく。
次に第２図（Ｑ）に示すように、ヒ素ドープ多結晶シリ
コン膜を厚さ約２５００人堆積しパターニングすること
により、Ｎ゛型多結晶シリコン膜１２を形成する。その
後、例えば９００℃Ｎ２雰囲気中で１０分間の熱処理を
施すことによりエミッタＮ゛型拡散層１６が形成され、
ＮＰＮバイポーラトランジスタ１００が完成する。
このとき第２図（ｑ）に示すように、ＰＭＯＳトランジ
スタ２０２部分においては　Ｎ＋型多結晶シリコン膜１
２の下にゲート酸化膜９が存在することによりヒ素の拡
散は阻止され、ＰＭＯＳトランジスタ２０２が完成する
。ＮＭＯＳトランジスタ２０１部分についても同様に、
ゲート酸化膜９の存在によりヒ素の拡散は阻止され、Ｎ
ＭＯＳトランジスタ２０１が完成する。
この後、アルミ配線工程を経ることにより所望のＢｉ−
ＣＭＯＳ　　Ｌ　Ｓ　Ｉを製造することができる。
なお、前述した各工程に於ける膜厚、ドーズ量等は一例
であってこれに限定するものではない。
以上の説明から明らかなように、ＮＰＮバイポーラトラ
ンジスタ１００のベース電極部分のＰ゛型多結晶シリコ
ン膜１１と、第二絶縁膜１９と、エミッタ部分のＮ°型
多結晶シリコン膜１２とは自己整合で形成される。また
、ＮＭＯ３Ｉ−ランジスタ２０１のソースドレイン部分
のＮ”型多結晶シリコン膜１０と、第二絶縁膜１９と、
ゲート電極部分のＮ゛型多結晶シリコン膜１２とは自己
整合で形成され、ＰＭＯＳトランジスタ２０２０当該部
分についても同様に自己整合で形成される。
なお、以上の説明においては、バイポーラトランジスタ
としてはＮＰＮ型を取り上げたけれども、本発明は、バ
イポーラトランジスタがＰＮＰ型の場合についても同様
に適用される。
〔発明の効果〕
以上説明したように、本発明は、バイポーラトランジス
タ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタ
の主要部分を自己整合で形成することにより、バイポー
ラトランジスタのエミツタ幅を０．５μｍ以下に微細化
し、例えばＮＰＮバイポーラトランジスタの場合バイポ
ーラトランジスタのベース電極部分のグラフトベースＰ
′−型拡散層とエミッタＮ゛型拡散層の距離を０．３叩
以下とし、ＰＭＯＳトランジスタおよびＮＭＯＳトラン
ジスタのゲート電極長さを０．５μｍ以下とすることが
でき、超高速バイポーラトランジスタとサブミクロンＣ
ＭＯＳトランジスタを混載した高速および高集積度のＢ
ｉ−ＣＭＯＳ　　Ｌ　Ｓ　Ｉからなる半導体装置を実現
できる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示す縦断面図。 第２図（ａ）〜（Ｑ）および（ｐ）〜（Ｑ）はその主要
製造工程における縦断面図。 第３図（ａ）および（ｂ）はその製造工程の一部におけ
る平面図。 第４図は従来例を示す縦断面図。 １．１ａ−Ｐ型半導体基板、２．２ａ、６．６ａ・・・
Ｎ゛型埋込層、３．３ａ・・・Ｎ型エピタキシャル層、
４．４ａ・・・Ｐ゛型埋込層、５．５ａ・・・Ｐ型ウェ
ル、７．７ａ・・・Ｎ型ウェル、８．８ａ・・・フィー
ルド酸化膜、９．９ａ・・・ゲート酸化膜、１０．１０
ａ１１２．１２ａ−Ｎ＝型型詰結晶シリコン膜１１．３
１・Ｐ”型多結晶シリコン膜、１３．１３ａ・・・グラ
フトベースＰ゛型拡散層、１４．１４ａ・・・ソースド
レインＮ＋型拡散層、１５．１５ａ・・・ソースドレイ
ンＰ゛型拡散層、１６．１６ａ・・・エミッタＮ＋型拡
散層、１７．１７ａ・・・コレクタＮ゛型拡散層、１８
．１８ａ・・・第一絶縁膜、１９・・・第二絶縁膜、２
０．２０ａ・・・Ｐ型ベース層、２１．２７．２９・・
・多結晶シリコン膜、２２．２８・・・シリコン熱酸化
膜、２３．２４・・・シリコン窒化膜、２５・・・絶縁
酸化膜、２６・・・イオン注入マスク材、３２．３６・
・・フィールド酸化膜境界、３３・・・エミッタ孔、３
４・・・ソース電極多結晶シリコン膜、３５・・・ドレ
イン電極多結晶シリコン膜、３７・・・ゲート形成領域
。

Claims (1)

    【特許請求の範囲】
  1. （１）同一半導体基板（１）上の同一半導体層（３）内
    に形成されたバイポーラトランジスタ（１００）、Ｎチ
    ャネルＭＯＳトランジスタ（２０１）およびＰチャネル
    ＭＯＳトランジスタ（２０２）を含む半導体装置におい
    て、 前記半導体層の主面上の前記バイポーラトランジスタの
    ベース領域および各ＭＯＳトランジスタのソースドレイ
    ン領域の外縁部上の位置より外方に延長して形成された
    第一絶縁膜（１８）と、前記第一絶縁膜上および前記第
    一絶縁膜の前記ベース領域および前記ソースドレイン領
    域の外縁部上の位置における側面上に延長してそれぞれ
    形成され、それぞれ所定の導電型を有する第一多結晶半
    導体膜（１０、１１）と、 前記ベースエミッタ接合面の主面上の位置およびその近
    傍のベース領域およびエミッタ領域の一部、および前記
    ソースレーン領域の内縁部の主面上の位置およびその近
    傍のソースドレイン領域およびゲート領域の一部と、前
    記第一多結晶半導体膜の表面とを覆うてそれぞれ形成さ
    れた第二絶縁膜（１９）と、 前記第二絶縁膜の表面と前記バイポーラトランジスタの
    エミッタ絶縁膜とを覆うてそれぞれ形成された所定の導
    電型を有する第二多結晶半導体膜（１２）と を含み、 前記第一多結晶半導体膜は、前記ベース領域または前記
    ソースドレイン領域との連結部の内縁部がそれぞれエミ
    ッタベース接合面または前記ソースドレイン領域の内縁
    部の主面上の位置より外方に位置して連結された構造で
    ある ことを特徴とする半導体装置。
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