JPH04188226A - 命令先読み制御装置 - Google Patents
命令先読み制御装置Info
- Publication number
- JPH04188226A JPH04188226A JP31839490A JP31839490A JPH04188226A JP H04188226 A JPH04188226 A JP H04188226A JP 31839490 A JP31839490 A JP 31839490A JP 31839490 A JP31839490 A JP 31839490A JP H04188226 A JPH04188226 A JP H04188226A
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- Japan
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- instruction
- prefetch
- branch
- request signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、分岐発生時にも高速処理を実現できる命令先
読み制御装置に関する。
読み制御装置に関する。
（従来の技術）
コンピュータの処理速度を上げるために、命令の先読み
を行うことは常套手段である。この命令の先読みは、読
み込まれた命令を蓄えておくための命令プリフェッチバ
ッファに空きがあると命令読込み要求が発生し、その要
求によって行われるものである。従来、この様なコンピ
ュータにおいて分岐が発生すると、プログラムカウンタ
（次に実行すべき命令の格納されているアドレスを示す
レジスタ）とプリフェッチカウンタ（次に先読みすべき
命令の格納されているアドレスを示すしジスタ）に分岐
先のアドレスをセットすることによってその制御が行わ
れる。
を行うことは常套手段である。この命令の先読みは、読
み込まれた命令を蓄えておくための命令プリフェッチバ
ッファに空きがあると命令読込み要求が発生し、その要
求によって行われるものである。従来、この様なコンピ
ュータにおいて分岐が発生すると、プログラムカウンタ
（次に実行すべき命令の格納されているアドレスを示す
レジスタ）とプリフェッチカウンタ（次に先読みすべき
命令の格納されているアドレスを示すしジスタ）に分岐
先のアドレスをセットすることによってその制御が行わ
れる。
しかしながら、この方法では分岐命令終了時から分岐先
の命令を読みに行くまでに時間のロスが生してしまい、
コンピュータの性能を下げる要因となっていた。
の命令を読みに行くまでに時間のロスが生してしまい、
コンピュータの性能を下げる要因となっていた。
具体的に説明すると以下のようになる。先読みされた命
令が蓄えられるプリフェッチバッファの容量をＮバイト
とし、次に実行すべき命令が格納されているアドレスを
示すプログラムカウンタの内容をＰＣとし、また次に先
読みすべき命令が格納されているアドレスを示すプリフ
ェッチカウンタの内容をＰＲＣとする。
令が蓄えられるプリフェッチバッファの容量をＮバイト
とし、次に実行すべき命令が格納されているアドレスを
示すプログラムカウンタの内容をＰＣとし、また次に先
読みすべき命令が格納されているアドレスを示すプリフ
ェッチカウンタの内容をＰＲＣとする。
ここで、ＰＲＣ−ＰＣ＜Ｎであると命令先読みの内部要
求（ＰＲＲＱ）が発生し、命令の先読みが行われる。従
来、命令の先読み機能を持つコンピュータにおいて、分
岐が生じた場合の分岐制御は、プログラムカウンタとプ
リフェッチカウンタに分岐先のアドレスをセットし、こ
の分岐先アドレスセットによって上記の式が満たされる
ことで命令先読みの内部要求（ＰＲＲＱ）が発生される
ことにより実現されていた。第３図はそのタイミングを
示している。
求（ＰＲＲＱ）が発生し、命令の先読みが行われる。従
来、命令の先読み機能を持つコンピュータにおいて、分
岐が生じた場合の分岐制御は、プログラムカウンタとプ
リフェッチカウンタに分岐先のアドレスをセットし、こ
の分岐先アドレスセットによって上記の式が満たされる
ことで命令先読みの内部要求（ＰＲＲＱ）が発生される
ことにより実現されていた。第３図はそのタイミングを
示している。
（発明が解決しようとする課題）
第３図において、分岐命令が終了するポイント＊１では
、まだ分岐先のアドレスかＰＲＣにセットされていない
ので命令先読み要求（ＰＲＲＱ）が生じることはなく、
命令を読みに行くことができない。命令を読みに行くの
は、分岐先アドレスがセットされ、ＰＲＲＱがアクティ
ブになった後のポイント＊２以降である。従って、分岐
命令が終了してから、分岐先の命令を読みに行くまで最
低ＩＴの空きが入ってしまい、時間のロスが生じ、コン
ピュータの性能を下げてしまう。
、まだ分岐先のアドレスかＰＲＣにセットされていない
ので命令先読み要求（ＰＲＲＱ）が生じることはなく、
命令を読みに行くことができない。命令を読みに行くの
は、分岐先アドレスがセットされ、ＰＲＲＱがアクティ
ブになった後のポイント＊２以降である。従って、分岐
命令が終了してから、分岐先の命令を読みに行くまで最
低ＩＴの空きが入ってしまい、時間のロスが生じ、コン
ピュータの性能を下げてしまう。
この発明は上記事情に鑑みてなされたものであり、命令
先読み機能を持つコンピュータシステムにおいて、分岐
が発生した際、専用の命令読込み要求を生成するための
回路を付加することにより、分岐命令終了時から分岐先
の命令を読みに行くまでの時間的ロスをなくした命令先
読み制御装置を提供することを目的とする。
先読み機能を持つコンピュータシステムにおいて、分岐
が発生した際、専用の命令読込み要求を生成するための
回路を付加することにより、分岐命令終了時から分岐先
の命令を読みに行くまでの時間的ロスをなくした命令先
読み制御装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段ならびに作用）本発明は、
プリフェッチカウンタに設定されるアドレスに従って記
憶装置から先読みされた命令が蓄えられる命令ブリフェ
ッチバッファと、この命令プリフェッチバッファを介し
て得られる実行すべき命令を解読して同命令を実行する
ための各種制御信号を生成するデコーダであって、上記
命令が分岐命令の場合に分岐先命令の読込みを要求する
命令読込み要求信号を生成するデコーダと、次に実行す
べき命令のアドレスが設定されるプログラムカウンタと
、このプログラムカウンタと上記プリフェッチカウンタ
の内容から上記命令ブリフェッチバッファに空きがある
か否がを判定し、空きがあれば命令の先読みを要求する
プリフェッチ要求信号を生成するプリフェッチ信号生成
回路と、このプリフェッチ要求信号生成回路によって生
成されるプリフェッチ要求信号または上記デコーダによ
って生成される命令読込み要求信号により、バス接続さ
れる記憶装置に対しアクセス信号を転送するバス制御ロ
ジックとを具備することを特徴とする。
プリフェッチカウンタに設定されるアドレスに従って記
憶装置から先読みされた命令が蓄えられる命令ブリフェ
ッチバッファと、この命令プリフェッチバッファを介し
て得られる実行すべき命令を解読して同命令を実行する
ための各種制御信号を生成するデコーダであって、上記
命令が分岐命令の場合に分岐先命令の読込みを要求する
命令読込み要求信号を生成するデコーダと、次に実行す
べき命令のアドレスが設定されるプログラムカウンタと
、このプログラムカウンタと上記プリフェッチカウンタ
の内容から上記命令ブリフェッチバッファに空きがある
か否がを判定し、空きがあれば命令の先読みを要求する
プリフェッチ要求信号を生成するプリフェッチ信号生成
回路と、このプリフェッチ要求信号生成回路によって生
成されるプリフェッチ要求信号または上記デコーダによ
って生成される命令読込み要求信号により、バス接続さ
れる記憶装置に対しアクセス信号を転送するバス制御ロ
ジックとを具備することを特徴とする。
このことにより、分岐命令の実行に際しては、デコーダ
により分岐先命令の読込みを要求する命令読込み要求信
号が供給されるため、分岐命令終了時から命令を読むこ
とかでき、処理の高速化かはかれる。
により分岐先命令の読込みを要求する命令読込み要求信
号が供給されるため、分岐命令終了時から命令を読むこ
とかでき、処理の高速化かはかれる。
（実施例）
以下、図面を使用して本発明実施例について説明する。
第１図は本発明の実施例を示すブロック図である。図に
おいて、符号１は命令ブリフェ、ツチバッファであり、
図示せぬ記憶装置から先読みされた命令を命令実行まで
一時的に蓄えるためのものである。符号２は命令解読・
実行部であり、命令ブリフェッチバッファ１から取出さ
れた（フェッチされた）命令を解読しそれを実行する。
おいて、符号１は命令ブリフェ、ツチバッファであり、
図示せぬ記憶装置から先読みされた命令を命令実行まで
一時的に蓄えるためのものである。符号２は命令解読・
実行部であり、命令ブリフェッチバッファ１から取出さ
れた（フェッチされた）命令を解読しそれを実行する。
符号３は分岐が発生した時の命令読込み要求信号（コー
ドリード要求信号）ＣＲＲＱが転送される制御線である
。符号４はプログラムカウンタであリ、次に実行される
命令の格納されているアドレスを示すレジスタである。
ドリード要求信号）ＣＲＲＱが転送される制御線である
。符号４はプログラムカウンタであリ、次に実行される
命令の格納されているアドレスを示すレジスタである。
符号５はプリフェッチカウンタであり、次に読込む（先
読みする）命令の格納されているアドレスを示すレジス
タである。
読みする）命令の格納されているアドレスを示すレジス
タである。
符号６はプリフェッチ要求信号生成回路（以下、ＰＲＲ
Ｑ生成回路と称する）であり、プログラムカウンタ４の
内容（Ｐ Ｃ）とプリフェッチカウンタ５の内容（ＰＲ
Ｃ）から命令ブリフェッチバッファ１に空きがあるかど
うかを判定し、空きがあればブリフェッチ要求信号ＰＲ
ＲＱをアクティブにする。符号７はプリフェッチ要求信
号ＰＲＲＱが転送される制御線であり、通常の命令の読
込みはこの信号ＰＲＲＱによって要求され、コントロー
ルされる。符号８はバス制御ロジックであり、図示せぬ
バスのアクセス制御を行い接続される記憶装置や入出力
装置と交信するものである。
Ｑ生成回路と称する）であり、プログラムカウンタ４の
内容（Ｐ Ｃ）とプリフェッチカウンタ５の内容（ＰＲ
Ｃ）から命令ブリフェッチバッファ１に空きがあるかど
うかを判定し、空きがあればブリフェッチ要求信号ＰＲ
ＲＱをアクティブにする。符号７はプリフェッチ要求信
号ＰＲＲＱが転送される制御線であり、通常の命令の読
込みはこの信号ＰＲＲＱによって要求され、コントロー
ルされる。符号８はバス制御ロジックであり、図示せぬ
バスのアクセス制御を行い接続される記憶装置や入出力
装置と交信するものである。
第２図は本発明実施例の動作を示すタイミングチャート
である。図中、ＣＬＫはコンピュータの動作クロックを
、ＰＣはプログラムカウンタ４の内容を、ＰＲＣはプリ
フェッチカウンタ５の内容を、それぞれ示す。
である。図中、ＣＬＫはコンピュータの動作クロックを
、ＰＣはプログラムカウンタ４の内容を、ＰＲＣはプリ
フェッチカウンタ５の内容を、それぞれ示す。
以下、第２図のタイミングチャートを参照しながら第１
図に示す本発明実施例の動作について説明する。従来例
では、命令の読込み要求は、ブリフェッチ要求信号ＰＲ
ＲＱ （制御線７）たけで行われていたため、分岐先の
命令を読みに行くのは第２図に示すポイント＊４（第３
図のポイント＊２に相当）以降ということになり、分岐
命令が終了してから最低ＩＴの空きが生じていたちので
ある。これに対し本実施例のように、命令解読・実行部
２に、命令実行のために命令プリフェッチバッファ１よ
り取出された命令が分岐命令（無条件分岐命令）である
場合には、分岐専用の命令読込み要求信号ＣＲＲＱを生
成する機能を設けることによって、分岐命令終了時（第
２図のポイント＊３）に分岐先の命令を読みに行けるよ
うにした。
図に示す本発明実施例の動作について説明する。従来例
では、命令の読込み要求は、ブリフェッチ要求信号ＰＲ
ＲＱ （制御線７）たけで行われていたため、分岐先の
命令を読みに行くのは第２図に示すポイント＊４（第３
図のポイント＊２に相当）以降ということになり、分岐
命令が終了してから最低ＩＴの空きが生じていたちので
ある。これに対し本実施例のように、命令解読・実行部
２に、命令実行のために命令プリフェッチバッファ１よ
り取出された命令が分岐命令（無条件分岐命令）である
場合には、分岐専用の命令読込み要求信号ＣＲＲＱを生
成する機能を設けることによって、分岐命令終了時（第
２図のポイント＊３）に分岐先の命令を読みに行けるよ
うにした。
このことにより、従来のような分岐発生時における時間
のロスをなくすことができる。
のロスをなくすことができる。
［発明の効果］
以上説明のように本発明によれば、命令の先読み機能を
持つコンピュータシステムにおいて、分岐が発生した際
にも分岐命令終了時から命令を読みに行くことがてき、
このことによって、分岐命令終了時から分岐先の読みに
行くまでの時間のロスをなくすることができ、処理の高
速化に寄与する。
持つコンピュータシステムにおいて、分岐が発生した際
にも分岐命令終了時から命令を読みに行くことがてき、
このことによって、分岐命令終了時から分岐先の読みに
行くまでの時間のロスをなくすることができ、処理の高
速化に寄与する。
第１図は本発明の実施例を示すブロック図、第２図は本
発明実施例の動作を示すタイミングチャート、第３図は
従来例の動作を示すタイミングチャートである。 １・・・命令ブリフェッチバッファ、２・・・命令解読
・実行部（デコーダ）、４・・・プログラムカウンタ、
５・・・プリフェッチカウンタ、６・・・プリフェッチ
要求信号生成回路（ＰＲＲＱ生成回路）、８・・・バス
制御ロジック。 出願人代理人 弁理士 鈴江武彦 データバス 第１図
発明実施例の動作を示すタイミングチャート、第３図は
従来例の動作を示すタイミングチャートである。 １・・・命令ブリフェッチバッファ、２・・・命令解読
・実行部（デコーダ）、４・・・プログラムカウンタ、
５・・・プリフェッチカウンタ、６・・・プリフェッチ
要求信号生成回路（ＰＲＲＱ生成回路）、８・・・バス
制御ロジック。 出願人代理人 弁理士 鈴江武彦 データバス 第１図
Claims (1)
- プリフェッチカウンタに設定されるアドレスに従って記
憶装置から先読みされた命令が蓄えられる命令プリフェ
ッチバッファと、この命令プリフェッチバッファを介し
て得られる実行すべき命令を解読して同命令を実行する
ための各種制御信号を生成するデコーダであって、上記
命令が分岐命令の場合に分岐先命令の読込みを要求する
命令読込み要求信号を生成するデコーダと、次に実行す
べき命令のアドレスが設定されるプログラムカウンタと
、このプログラムカウンタと上記プリフェッチカウンタ
の内容から上記命令プリフェッチバッファに空きがある
か否かを判定し、空きがあれば命令の先読みを要求する
プリフェッチ要求信号を生成するプリフェッチ信号生成
回路と、このプリフェッチ要求信号生成回路によって生
成されるプリフェッチ要求信号または上記デコーダによ
って生成される命令読込み要求信号により、バス接続さ
れる記憶装置に対しアクセス信号を転送するバス制御ロ
ジックとを具備することを特徴とする命令先読み制御装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31839490A JPH04188226A (ja) | 1990-11-21 | 1990-11-21 | 命令先読み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31839490A JPH04188226A (ja) | 1990-11-21 | 1990-11-21 | 命令先読み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04188226A true JPH04188226A (ja) | 1992-07-06 |
Family
ID=18098667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31839490A Pending JPH04188226A (ja) | 1990-11-21 | 1990-11-21 | 命令先読み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04188226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773104A (ja) * | 1993-07-01 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | キャッシュ・システム |
-
1990
- 1990-11-21 JP JP31839490A patent/JPH04188226A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0773104A (ja) * | 1993-07-01 | 1995-03-17 | Internatl Business Mach Corp <Ibm> | キャッシュ・システム |
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