JPH024011B2 - - Google Patents

Description

【発明の詳細な説明】 (A) 発明の技術分野 本発明は命令再読出し制御方式、特にパイプラ
イン制御を行うデータ処理装置において、いわゆ
るCS命令、CDS命令、TS命令など後続命令の再
読出しを必要とする命令について、命令再読出し
の開始アドレスをどのステージからでも計算でき
る加算器を持つことにより、命令再読出しを早く
開始できるようにして性能を向上させた命令再読
出し制御方式に関するものである。

(B) 従来技術と問題点 パイプライン制御により命令を実行するデータ
処理装置においては、いわゆるシリアライズ命令
として知られたCS（Compare and Swap）命令、
CDS（Compare and Double Swap）命令、TS
（Test and Set）命令等は、先取りしていた後続
命令をすべて捨てて、あらためて命令をフエツチ
する必要がある。この動作は、「命令再読出し」
と呼ばれる。上記命令は、特に時分割でもつて、
多数のタスクが動作するような大型機におけるオ
ペレーテイング・システム（OS）では、出現頻
度がかなり高い。従つて、これらの命令に対する
命令再読出し動作を高速に行い、ロスを少なくす
ることが、処理装置の性能上、極めて重要であ
る。

第１図および第２図は従来方式による問題点を
説明するための図を示す。

第１図は、命令フエツチに３ステージ、命令実
行に６ステージかかるパイプライン構成の計算機
における従来の命令再読出しの例を示している。
命令のフエツチ制御は、例えば命令をフエツチす
るアドレスを決定する１ステージと、命令アドレ
スを実アドレスに変換するITステージと、命令
をバツフアから読み出すIBステージとからなり、
実行制御は、命令フエツチ後に、命令をデコード
するＤステージと、オペランド・アドレスを計算
するＡステージと、オペランド・アドレスを実ア
ドレスに変換するＴステージと、記憶制御部が管
理するバツフアから読み出しを行うＢステージ
と、演算処理するＥステージと、結果をチエツク
して書き込むＷステージの各制御ステージからな
る。これらの各ステージは、一般に独立であつ
て、先行制御が可能であり、高速な計算機では、
パイプライン処理が行われている。以下、上記制
御ステージをもつ場合を例にして説明するが、本
発明は、これに限られるわけではない。

命令再読出しを起こす命令は、通常マルチフロ
ーであり、ＤステージないしＷステージが複数組
でもつて１命令を構成する。そして、第１図図示
の如く、命令再読出しが決定されるフローｆ１の
後にも数フローｆ２〜ｆ４あるのが普通である。
従来の方式では、途様のフローｆ１で検出された
命令再読出し情報をもとにして、命令の最終フロ
ーｆ４の最終Ｗステージの後、命令を再読出しす
るアドレスを算出して、命令再読出しを行つてい
た。

即ち、命令を再読しするアドレスを算出する従
来の回路は、例えば第２図図示の如くになつてい
る。第２図において、１は命令アドレスレジス
タ、２は半語カウンタ、、３はPFKレジスタ、４
は命令の実効アドレスを生成する加算器、５は命
令実効アドレスレジスタ、６はバツフア、７は命
令語レジスタを表す。

従来の回路では、命令アドレスレジスタ１は、
PSWの命令アドレス部（PSWIAR）を兼用し、
PSWの一部と同じレジスタになつている。通常
の命令フエツチ時には、命令アドレスレジスタ１
とPFKレジスタ３の内容（通常の場合８）とを
加え合わせることにより、フエツチすべき命令ア
ドレスを求める。例えば、割り込みが起こり、実
行中であつた命令アドレス（OLDPSW）が必要
であるときには、フエツチアドレスと半語カウン
タ２の内容である命令アドレスとの変位を、命令
アドレスレジスタ１から減じることにより求める
ようにされる。

このような方式の場合、後続命令のフエツチ
は、前の命令が終了してからではないと、実行で
きない。即ち命令アドレスレジスタ１をPSWの
一部に兼用しているため、命令実行の途中で命令
アドレスレジスタ１を変えることができないから
である。従つて、命令再読出しのためのアドレス
は、命令の最終フローの終了後でないと作成され
ず、命令再読出しし、後読命令の実行を開始する
までに、多くのロスが生じるという問題があつ
た。

(C) 発明の目的と構成 本発明は上記問題点の解決を図り、後続命令の
再読しが必要となつたとき、命令再読出しの開始
アドレスを、どのフローの、どのステージからで
も計算できるようにし、命令再読出し時の命令フ
エツチを早いタイミングで開始できるようにする
ことを目的としている。即ち、本発明の命令再読
出し制御方式は、パイプラインにより命令を実行
制御する情報処理装置における命令再読出し制御
方式において、命令を先行読出しするアドレスが
格納される先取り命令アドレスレジスタと、先行
読出しされた命令を貯えるレジスタと、実行させ
ようとする命令の先頭を示す命令ポインタと、上
記先取り命令アドレスレジスタと上記命令ポイン
タとから実行中の命令アドレスを計算する回路
と、該加算器によつて計算された命令アドレスを
受ける複数段のシフトレジスタで構成される命令
アドレスレジスタと、該命令アドレスレジスタに
対応して命令長が格納される複数段のシフトレジ
スタで構成される命令長レジスタと、上記命令ア
ドレスレジスタのうちの１つとそれに対応する上
記命令長レジスタとから当該命令アドレスレジス
タが保持するアドレスにある命令の次に実行され
るべき命令先頭アドレスを計算する加算器とを備
え、命令再読出しの事象検出時に上記加算器の出
力を上記先取り命令アドレスレジスタにセツト
し、命令再読出しを実行するよう構成したことを
特徴としている。以下、図面を参照しつつ、実施
例に従つて説明する。

(D) 発明の実施例 第３図は本発明による制御概要を説明するため
のタイムチヤート、第４図は本発明の一実施例要
部構成、第５図は本発明を用いた命令処理回路の
例を示す。

本発明の場合、現在実行中の命令の先頭アドレ
スと命令長とを各ステージで保持しておき、命令
再読出しが決定された時点でこれらの情報をもと
にして、命令再読出しのアドレス、即ち後続命令
を命令再読出しするための先頭アドレスを作成
し、命令再読出しを開始するようされる。第３図
に示した例では、Ｔステージのアドレスとその命
令の命令長をもとに、命令再読出しアドレスを決
定しており、最終フローの終了を待たずに命令再
読出しを行うので、従来例における時間的なロス
が減少している。なお、後述する如く、他のステ
ージで命令再読出し用のアドレスを決定すること
も可能である。

そのため、命令再読出し用のアドレスを作成す
る回路は、例えば第４図図示の如くになつてい
る。第４図中、符号３ないし７は第２図に対応
し、１３は先行読出し用の先取り命令アドレスレ
ジスタ、１４は命令ポインタであつて、現在実行
している命令が命令アドレスレジスタ１３の示す
アドレスから何ハーフ・ワード（Half Word）
目かを示すポインタ、１５は先取りした命令のア
ドレスは計算する加算器、１６ないし１８はそれ
ぞれ各ステージに対応する命令アドレスレジス
タ、２０はデコードした命令の命令長レジスタ、
２１ないし２３はそれぞれ各ステージに対応する
命令長レジスタ、２５は選択したステージに対応
する命令アドレスレジスタ１６〜１８の１つと、
命令長レジスタ２１〜２３の対応するものとを加
算する加算器を表す。

先取り命令アドレスレジスタ１３には、例えば
８バイト単位で命令を先行読出しするためのアド
レスが格納される。PFKレジスタ３は、初期値
“０”であつて、その後には、“８”の値を保持す
る。加算器４は、命令アドレスレジスタ１３の値
とPFKレジスタ３の値とを加算し、実効アドレ
スをレジスタ５にセツトする。このアドレスによ
つて、記憶制御部により、バツフア６が検索さ
れ、命令がフエツチされて、命令語レジスタ７に
読み出されることになる。それ以降は、命令アド
レスに“８”加算されて、順次フエツチが行われ
る。なお、先取り命令アドレスレジスタ１３や命
令語レジスタ７等が、命令分岐時のために、複数
個設けられる構成をとつてもよい。

命令ポインタ１４は、実行される各命令が、８
バイト単位でフエツチされた命令のどこに位置す
るかについての相対ポインタを保持する。加算器
１５の出力は、パイプラインで流れる命令のアド
レスであり、複数段のシフトレジスタで構成され
る命令アドレスレジスタ１６〜１８に、順次送り
出される。一方、これに対応して、命令長を保持
する命令長レジスタ２０の内容が、各ステージに
複数段に設けられた命令長レジスタ２１〜２３に
送り出される。

この各ステージに対応した命令アドレスレジス
タ１６〜１８と、命令長レジスタ２１〜２３との
対を、マルチプレクサで選択し、加算器２５でそ
れらの内容を加え合わせることにより、どのステ
ージにおいても、命令再読出しのアドレスを生成
することが可能になつている。命令再読出しが必
要な場合、加算器２５によつて生成された命令再
読出しのアドレスを、先取り命令アドレスレジス
タ１３にセツトするよう制御することにより、命
令フエツチのシーケンスが、直ちに開始されるよ
うになつている。

第５図は本発明を用いた命令処理回路の例を示
しており、図中、第４図と同符号のものは第４図
に対応している。２６は実行中の命令アドレスを
保持する命令アドレスレジスタ、２７は実行中の
命令の命令長を保持する命令長レジスタ、２８は
次の命令アドレスを演算する加算器、３０はデイ
スプレイスメント・レジスタ、３１はベース・レ
ジスタ、３２はインデツクス・レジスタ、３３は
オペランド・アドレス生成回路、３４および３５
はオペランド・アドレス・レジスタ、３６はオペ
ランド語レジスタ、３７は実行回路、３８は結果
レジスタを表す。

最初、命令アドレスレジスタ２６のPSW命令
アドレス部に、実行すべき命令アドレスが格納さ
れると、先取り命令アドレスレジスタ１３にも同
じアドレスが供給される。そして前述したよう
に、加算器４によつて計算されたアドレスに従つ
て、８バイト単位で、順次命令がフエツチされ
る。

オペランド・アドレス生成回路３３は、レジス
タ３０〜３２等の内容から、オペランドの実効ア
ドレスを計算し、オペランド・アドレス・レジス
タ３４にセツトする。これによつて、記憶制御部
により、バツフア６がアクセスされて、オペラン
ド語が用意され、演算ユニツト部である実行回路
３７によつて、演算が行われる。その結果は、結
果レジスタ３８に書き込まれる。

本発明の場合、第４図によつて説明したよう
に、各ステージに対応して命令アドレスを保持す
る命令アドレスレジスタ１６〜１８の内容と、各
命令長レジスタ２１〜２３の内容とを加算する加
算器２５が設けられており、この出力が先取り命
令アドレスレジスタ１３に導かれるようになつて
いるため、Ａステージ、ＴステージまたはＢステ
ージからの命令再読出しが、可能になつている。
さらに本実施例では、PSWの命令アドレス部
（PSWIAR）と兼用される命令アドレスレジスタ
２６と、Ｗステージにおける命令の命令長の保持
する命令長レジスタ２７とに基づいて、現在実行
中である命令の次に位置する命令のアドレスを計
算する加算器２８が設けられている。加算器２８
によつて、加算器４による先行読出しのためのア
ドレス計算とは別に、次命令の開始アドレスが、
常時計算されるので、これによつて、命令再読出
しのシーケンスが早く開始されるようになつてい
る。

(E) 発明の効果 以上説明した如く本発明によれば、早いタイミ
ングで命令再読出し用のアドレスを作成し、実行
中である命令の、どのフローのどのステージから
でも、早期に命令再読出しを開始できるので、処
理性能が向上する。

【図面の簡単な説明】

第１図および第２図は従来方式による問題点を
説明するための図、第３図は本発明による制御概
要を説明するためのタイムチヤート、第４図本発
明の一実施例要部構成、第５図は本発明を用いた
命令処理回路の例を示す。 図中、１は命令アドレスレジスタ、２は半語カ
ウンタ、３はPFKレジスタ、４は命令の実効ア
ドレスを生成する加算器、５は命令実効アドレス
レジスタ、６はバツフア、７は命令語レジスタ、
１３は先取り命令アドレスレジスタ、１４は命令
ポインタ、１６ないし１８はそれぞれ各ステージ
に対応する命令アドレスレジスタ、２０ないし２
４は命令長レジスタ、２５は加算器を表す。

Claims (1)

【特許請求の範囲】
1. １ パイプラインにより命令を実行制御する情報
   処理装置における命令再読出し制御方式におい
   て、命令を先行読出しするアドレスが格納される
   先取り命令アドレスレジスタと、先行読出しされ
   た命令を貯えるレジスタと、実行させようとする
   命令の先頭を示す命令ポインタと、上記先取り命
   令アドレスレジスタと上記命令ポインタとから実
   行中の命令アドレスを計算する回路と、該加算器
   によつて計算された命令アドレスを受ける複数段
   のシフトレジスタで構成される命令アドレスレジ
   スタと、該命令アドレスレジスタに対応して命令
   長が格納される複数段のシフトレジスタで構成さ
   れる命令長レジスタと、上記命令アドレスレジス
   タのうちの１つとそれに対応する上記命令長レジ
   スタとから当該命令アドレスレジスタが保持する
   アドレスにある命令の次に実行されるべき命令先
   頭アドレスを計算する加算器とを備え、命令再読
   出しの事象検出時に上記加算器の出力を上記先取
   り命令アドレスレジスタにセツトし、命令再読出
   しを実行するよう構成したことを特徴とする命令
   再読出し制御方式。