JPH04190420A

JPH04190420A - 並列演算回路

Info

Publication number: JPH04190420A
Application number: JP2321621A
Authority: JP
Inventors: Hajime Kubosawa; 久保沢　元
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-11-26
Filing date: 1990-11-26
Publication date: 1992-07-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕複数の演算装置とレジスタファイルを持つ集積回路化可
能な並列演算回路に関し、レジスタファイルのリードポート数の削減を目的とし、レジスタファイルと複数の演算装置とそれらの動作を制
御する制御回路とからなる並列演算回路において、前記
制御回路は、前記複数の演算装置の入力データが前記レ
ジスタファイルの同一アドレスからのデータであるか否
か判定するアドレス判定手段を有し、前記レジスタファ
イルからの並列入力データのうち該アドレス判定手段に
より判定された同一アドレスからのデータは、前記複数
の演算装置のうち必要とする演算装置へ振り分けて夫々
出力し、該レジスタファイルの異なるアドレスからのデ
ータは該データを必要とする演算装置へ選択出力するデ
ータセレクタを設けるように構成する。

〔産業上の利用分野〕

本発明は並列演算回路に係り、特に複数の演算装置とレ
ジスタファイルとを持つ集積回路化可能な並列演算回路
に関する。

ワークステーション、特に、科学技術計算用のワークス
テーションて用いられる数値演算プロセッサでは、高速
に浮動小数点演算を行なう必要から、乗算器、加算器、
除算器等を同一チップに集積することかある。しかし、
これらの複数の演算装置に同時にデータを供給できなげ
れば、ハードウェアの性能を十分活かしているとはいえ
ない。

従って、同一チップに集積された複数の演算装置に同時
にデータを供給し、並列に演算動作させることか、高速
に演算動作させるうえて必要となる。

〔従来の技術〕

第４図は従来の並列演算回路の一例の構成図を示す。同
図中、■はレジスタファイルで、リート（ＲＥＡＤ）ポ
ートとライト（ＷＲＩＴＥ）ポートとを有し、リートポ
ートとライトポートの夫々１つは外部端子２，３に接続
されている。また、４□〜４４は演算装置で、レジスタ
ファイルへのリードポートからのデータか入力され、そ
の入力データを演算し、演算結果をレジスタファイル１
のライトポートへ入力する。また、５は制御回路で、レ
ジスタファイル１及び演算装置４１〜４４の動作を制御
する。上記のレジスタファイル１、演算装置４１〜４４
及び制御回路５は夫々同一チップ上に集積されている。

かかる従来の並列演算回路において、例えばＡ　Ｘ　Ｂ
　＋　Ａ　ｘ　Ｃ＋　Ａ　Ｘ　Ｄ　＋　Ａ　Ｘ　Ｅ　　
　　　　（１）なる演算を行う場合を例にとって説明す
る。上記のＡ−Ｅの各データはレジスタファイルｌに書
き込まれており、また演算装置４１〜４４は少なくとも
乗算と加算動作を行なえる構成とされているものとする
。

上記の演算命令か与えられると、制御回路５は演算装置
４１〜４４に乗算命令を指示する。これにより、演算装
置４１はレジスタファイルｌから読み出したデータＡ、
Ｂの乗算を実行し、同様に演算装置４２，４ｙ及び４４
は夫々レジスタファイル１から読み出したデータＡとＣ
，Ａとり、　ＡとＥの乗算を実行する。上記の演算装置
４１〜４、による乗算は夫々同時に並列に行なわれ、そ
れらの乗算結果ＡＸＢ、ＡＸＣ，ＡＸＤ及びＡＸＥは夫
々レジスタファイルｌにライトポートを介して書き込ま
れる。

次に、演算装置４．及び４２に制卸回路５から加算指示
か与えられ、レジスタファイル１からリードポートを介
して乗算結果ＡＸＢとＡＸＣが演算装置４１に入力され
、乗算結果ＡＸＤとＡＸＥか演算装置４２に入力され、
夫々加算動作を行なわせる。この結果、演算装置４１に
より得られた（Ａ　Ｘ　Ｂ　＋Ａ　Ｘ　Ｃ）の加算結果
と、演算装置４２により得られた（ＡＸ’Ｄ＋ＡＸＥ）
の加算結果とは、夫々レジスタファイル１にライトポー
トを介して再び書き込まれる。

次に演算装置４．に制御回路５から加算指示か与えられ
、レジスタファイル１からリードポートを介して読み出
された上記の２つの加算結果（ＡＸ　Ｂ　十Ａ　Ｘ　Ｃ
）と（ＡＸＤ＋ＡＸＥ）を演算装置４１て加算させる。

これにより演算装置４１て得られた加算結果（ＡｘＢ＋
ＡｘＣ＋ＡｘＤ＋ＡｘＥ）は、レジスタファイル１の所
定のアドレスにライトポートを介して書き込まれる。

〔発明が解決しようとする課題〕

上記の従来の並列演算回路では演算装置４１〜４４に必
要な入力データの数だけレジスタファイル１のリードポ
ートが必要となっている（上記の場合は、演算装置４．
〜４４に必要な入力データの数は各“２”であるから、
リードポート数は少なくとも“８′必要となるン。すな
わち、従来は演算装置４．〜４４か必要とする入力デー
タが同一であるアドレスのものである場合でも（上記の
例では“Ａ”）、入力データの数たけレノスタフアイル
１のリートポート数か必要であるため、回路設計か複雑
になり、またアクセス速度か遅いという問題かある。

本発明は上記の点に鑑みなされたもので、レジスタアイ
ルのリードポート数を削減し得る並列演算回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成図を示す。レジスタファイル
１１と演算装置１２１〜１２゜とそれらの動作を制御す
る制御回路１３とよりなる並列演算回路において、本発
明は制御回路１３に、複数の演算装置１２．〜１２ｎの
入力データがレジスタファイル１１の同一アドレスから
のデータであるか否か判定するアドレス判定手段１４を
設け、またレジスタファイル１１からの並列入力データ
のうちアドレス判定手段１４により判定された同一アド
レスのデータは、必要とする演算装置に振り分けて夫・
々出力し、異なるアドレスからのデータは必要とする演
算装置へ選択出力するデータセレクタ１５を設けたもの
である。

〔作用〕

本発明では、レジスタファイル１１の同一アトレスのデ
ータを演算装置１２ｔ〜１２．のうち２以上の演算装置
て必要とするときは、アドレス判定手段１４の出力信号
に基つき、データセレクタ１５がその同一アドレスのデ
ータを、複数本の出力線１６のうち上記２以上の演算装
置への出力線へ夫々振り分けて出力する。従って、本発
明では同一アドレスのデータはレジスタファイル１１の
同一のリードボートから得るたけてよいので、レジスタ
ファイル１１のリードボートに接続された線１７の数（
リードポート数）は、演算装置１２□〜１２．が必要と
するデータの総数（出力線１６の本数）より少なくする
ことができる。

〔実施例〕

第２図は本発明の原理構成図を示す。同図中、第１図と
同一構成部分には同一符号を付し、その説明を省略する
。第２図において、レジスタファイル１１は６個のリー
ドポートと５個のライトボートを有し、そのうちリート
ポートとライトボートの各１個は夫々外部端子１８．１
９に接続されている。本実施例は前記ｎか“４”の例で
、演算装置は１’２．−１２４て示す如く４つあり、各
々の出力端はレジスタファイル１１のライトボートに１
対１に接続されている。データセレクタ１５はレジスタ
ファイル１１のリートボートのうち外部端子１８を除く
５つのリードポートに入力端子か接続され、またデータ
セレクタ１５の８個の出力端子は演算装置１２．〜１２
．の各２個の入力端子に別々に接続されている。

データセレクタ１５は制御回路１３によりレジスタファ
イル１１から同一アトレスのデータか読み出されるとき
は、制御回路１３からの選択信号により、そのデータを
２以上の出力端子へ同時に分岐出力し、一方、異なるア
ドレスからのデータは制御回路１３からの指定の出力端
子へ選択出力する。

制御回路１３は演算装置１２＋〜１２４か演算すべきデ
ータの、レジスタファイル１１の読み出しアドレスを指
定すると共に、その読み出しアドレス同志を比較して一
致する読み出しアドレスかあるか否か判定し、一致する
場合はその同−読み出しアドレスのデータは振り分けて
出力するようデータセレクタ１５の回路を制御し、他と
一致しない読み出しアドレスからのデータは所定の端子
へ選択出力するように、データセレクタ１５を制御する
。

いま、前記（１１式の演算を行なうものとすると、デー
タセレクタ１５は制御回路１３により第３図に示す如き
等価回路構成とされる。同図中、２１＋〜２１ｓは入力
端子で、入力端子２１．にデータＡか入力され、入力端
子２１２〜２１ｓに夫々データＢ−Ｅか入力される。ま
た、ＡＮＤ回路２２１〜２２４は一方の入力端子か入力
端子２１＋に共通接続され、他方の入力端子２３．〜２
３４には制御回路１３からハイレベルの信号か入力され
る。また、２４．〜２４８は夫々出力端子である。

出力端子２４．〜２４．のうち２４１〜２４４は演算装
置１２、〜１２４の各一方の入力端子に夫々接続され、
２４５〜２４．は演算装置１２１〜１２４の各他方の入
力端子に夫々接続される。これにより、レジスタファイ
ル１１から読み出されたデータＡは入力端子２１．、Ａ
ＮＤ回路２２１〜２２４を夫々通して出力端子２４１〜
２４４に並列に取り出され、演算装置１２＋〜１２、に
夫々同時に入力される。

一方、レジスタファイル１１から読み出されたデータＢ
、　Ｃ，Ｄ及びＥは、入力端子２１□〜２１５を介して
出力端子２４５〜２４８へ選択出力され、これより演算
装置１２．〜１２４に別々に入力される。これにより、
演算装置１２．。

１２２．１２ｚ、及び１２４で各々ＡｘＢ、Ａ×Ｃ，Ａ
ＸＤ及びＡＸＥの乗算か別々に、かつ、同時に行なわれ
、それらの乗算結果かレジスタファイルＩＩにライトポ
ートを介して書き込まれる。

次に、レジスタファイル１１は制御回路１３の制御の下
に、上記の４つの乗算結果を読み出す。

また、データセレクタ１５は制御回路■３の制御の下に
演算装置１２．に（ＡＸＢ）と（ＡＸＣ）の２つの乗算
結果を選択出力し、演算装置１２□に（ＡＸＤ）と゛（
ＡＸＥ）の２つの乗算結果を選択出力する。演算装置１
２．及び１２２は夫々制御回路１３の割面の下に加算動
作を行ない、その加算結果（ＡＸＢ＋ＡＸＣ）、（ＡＸ
Ｄ＋ＡｘＥ）をレジスタファイル１１に書き込む。

次に制御回路１３は上記の２つの加算結果をレジスタフ
ァイル１１から読み出し、データセレクタ１５を通して
演算装置１２１に入力させ、ここで加算動作を再び行な
わせ、前記（１）式の演算結果を得てレジスタファイル
１１に書き込ませる。

このように、本実施例によれば、演算装置１２＋〜１２
４への入力データのレジスタファイル１１におけるアド
レスか重複している場合には、そのデータをデータセレ
クタ１５て振り分けてそのデータを必要とする演算装置
に同時に供給しているため、高速な演算かできると共に
、レジスタファイル１１のリートボート数を従来の９個
から５個に削減できるため、集積回路の配線領域などに
従来より余裕かできるのでレイアウト設計等か容易にて
きる。なお、本実施例ではデータセレクタ１５を設けて
いるか、レジスタファイル１１はり一ドボート数１個当
り十数ゲートぐらいて構成されているのに対し、データ
セレクタ１５はり−トボート１個よりも少ないゲート数
で構成できるため、全体として従来の比へて回路規模を
縮小することかできる。

〔発明の効果〕

上述の如く、本発明によれば、レジスタファイルのリー
ドポート数を演算装置のデータ総数よりも少なくするこ
とができるため、集積回路のレイアウト設計等を従来に
比べて簡略化でき、またレジスタファイルのリードアド
レスか重複した場合は複数の演算装置に同時にデータを
供給できるため、高速に演算できる等の特長を有するも
のである。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明の一実施例の構成図、第３図はデータセレクタの一例の等価回路図、第４図は
従来の一例の構成図である。図において、ＩＩはレジスタファイル、１２１〜１２゜は演算装置、１３は制御回路、１４はアドレス判定手段、１５はデータセレクタを示す。本発明の一実施例の構成図第２図１５データセレクタデータセレクタの一例の等価回路口笛３図従来の一例の構成図第４図

Claims

【特許請求の範囲】レジスタファイル（１１）と複数の演算装置（１２＿１
〜１２＿ｎ）とそれらの動作を制御する制御回路（１３
）とからなる並列演算回路において、前記制御回路（１
３）は、前記複数の演算装置（１２＿１〜１２＿ｎ）の
入力データが前記レジスタファイル（１１）の同一アド
レスからのデータであるか否か判定するアドレス判定手
段（１４）を有し、前記レジスタファイル（１１）からの並列入力データの
うち該アドレス判定手段（１４）により判定された同一
アドレスからのデータは、前記複数の演算装置（１２＿
１〜１２＿ｎ）のうち必要とする演算装置へ振り分けて
夫々出力し、該レジスタファイル（１１）の異なるアド
レスからのデータは該データを必要とする演算装置へ選
択出力するデータセレクタ（１５）を設けたことを特徴
とする並列演算回路。