JPH01169669A - 高速数値演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、記憶手段と乗算及び加算演算を行う演算手段
とを備える高速数値演算装置に関する。

（従来の技術） 従来、ベクトル演算方式によって演算を行うようなスー
パーコンピュータでは第４図に示すＪ：うな構成で、演
算器、メモリ等の間に多くのバスを接続して、各バスに
落すデータを制御していた。

第４図において、主メモリ１と副メモリ２と中間データ
や結果のデータを書き込んだり読み出したりするだめの
高速メモリ３を備えていて、それぞれ５本のバス４に乗
算器５と加算器６の出力端子と共に接続されている。又
、乗算器５ど加算器６の入力部Ａ、Ｂ、Ｃ，Ｄは図に示
１５本のバス４にそれぞれスイッチ（図示ｌず）で切り
替え接続されている。この構成では５本のバス４は３２
ビツト構成であるため１６０本の線が張り巡らされ、従
ってスイッチも膨大なものとなっている。又、ベクトル
演算方式計算機中に第５図に示す累積加算演算に用いる
のに便利な積和演算器が用いられている。第５図におい
て、第４図と同じ部分には同一の符号を付しである。こ
の演算器では例えば（１）式のような演算をする。

Ｆｌ　　＝Ｌａ　　−ｂ　１ （＝１ 乗算器５のＡ＠子にａを、Ｂ端子にｂＩ　（ｉ−１，２
，・・・、ｎ）を与える。加算器６の出力Ｅ端子にＦ、
−１が表われ、Ｄ端子に加算データとしてフィードバッ
クされてＦｌが求められる。

（発明が解決しようとする問題点） ところで、このようなスーパーコンピュータでは極めて
多くのバスと、それに伴うスイッチが必要なので、プリ
ン１へ板によるＬＳＩの製作が内弁であった。又、積和
演算形の計算機では前述のように乗算器と加算器とを内
蔵しているにも拘わらず乗算器と加算器とを別個に用い
て乗算及び加算演算を同時に行わせることが出来ず、不
便であり不経済であった。

本発明は上記の問題点に鑑みてなされたもので、その目
的は、各メモリのデータの出し入れをするためのバスの
所要数を節減し、又、乗算と加算の独立性を保証するこ
とのできる演算器を有する高速数値演算装置を実現する
ことにある。

（問題点を解決するための手段） 前記の問題点を解決する本発明は、記憶手段と乗算及び
加算演算を行う演算手段とを備える高速数値演算装置に
おいて、前記記憶手段からのデータを一時格納し、制御
信号に基づいて演算手段にデータを供給し演算結果の中
間データ及び最終データの授受を行う中間記憶手段ど、
該中間記憶手段を中心として前記記憶手段と前記各演算
手段とを接続する接続手段と、１クロツクリ−イクルを
２分して１クロックサイクル中に２段階の動作を行わけ
るシーケンス信号を発生して前記接続手段を時分割して
使用させると共にプログラムに従ってシステムを制御す
る制御手段とを具備することを特徴とするものである。

（作用） 制御手段はシステムクロックに基づきシーケンス信号を
作り、１クロツクザイクルを時分割して１本の信号線を
２段階に用い、演算手段は中間記憶手段を介してデータ
の授受をして累積演算や独立演算を行う。

（実施例） ＝３− 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明の一実施例のブロック図である。

図において、１１は演算すべきデータを格納している主
メモリ、１２は三角関数や指数関数その他の関数のテー
ブルを格納していて、入力データをそれぞれの関数に変
換するための副メモリ、１３は主メモリ１１及び副メモ
リ１２からのデータを一旦格納し、乗算器１４と、加算
器１５へ演算のためにデータを送り、演算後の中間デー
タを格納して更に演算を継続するために乗算器１４と加
算器１５に中間データを送り、又、最終演算結果のデー
タを受けて主メモリ１１に転送する５ポートのレジタフ
ァイルである。１６は水平マイクロ命令等を格納してい
るマイクロプログラムメモリと、システムクロックによ
りシーケンス信号を発生し、主メモリ１１．副メモリ１
２．レジスタ１３９乗算器１４及び加算器１５のデータ
の授受等のタイミングを制御するシーケンサを内蔵して
おり、前記の各回路は制御回路１６のマイクロプログラ
ムによりシステムクロックの１クロツク毎に制御されて
いる。１７は乗算器１４の演算結果を一旦レジスタフア
イル１３に戻して演算結果を再び乗算器１４に入力さけ
るとによる遅れをなくして、直接乗算器１４の入力端子
に戻すだめのチエイニングバッファ、１８は加算器１４
に対してチエイニングバッファ１７と同様な動作をする
チエイニングバッファである。１つは外部回路２０と制
御回路１６とを接続し、データのやり取りを行う外部イ
ンターフェイス回路である。

次に、上記のように構成された実施例の動作を第２図を
参照して説明する。制御回路１６に内蔵されているマイ
クロプログラムメモリには水平マイクロ命令が格納され
ている、水平マイクロ命令は例えば第３図のような構成
になっている。図において、２１ば主メモリ１１に与え
るデータ及び命令等が格納されてＪ３す、２２は副メモ
リ１２゜２３はレジスタファイル１３．２４は乗算器１
４゜２５は加算器１５にそれぞれ与えるデータや命令等
が格納されている場所である。水平方向に各部に与える
命令が並んでいて、１クロツク毎に同時に読み出し、書
き込み等が出来る構造になっている。この水平マイクロ
命令とシーケンサによってづベーＣの回路が１クロツク
毎に制御されている。

第２図は全回路の動作のタイムチャートである。

図において、（イ）は全回路を制御するシステムクロッ
ク、口）はシステムクロックによって制御回路１６内の
シーケンサが出力するシーケンス信号である。（ハ）は
レジスタファイル１３に制御回路１６から与えられる制
御信号で、〈口）のシーケンス信号の１ザイクルを前半
と後半に分（プて、例えば電位等で区分されて与えられ
ている。（ニ）は加算器１５の動作タイミングで、レジ
スタファイル１３からデータを前半に△、４！半にＢが
与えられて、△＋Ｂの演算を行っている。次のサイクル
ではΔ−８１その次のサイクルではＢ−Ａの演算を行っ
ている状況を示している。（ホ）は乗算器１４の動作タ
イミングで、レジスタファイル１３からそれぞれ前半に
Ｃ９後半にＤのデータを与えられてＣＸＤの演算を行っ
ている。くべ）は主メモリ１１の動作タイミングでそれ
ぞれ１クロツクナイクルの前半と後半とで合計２データ
のやり取りを１クロックサイクルで行っている、くト）
は副メモリ１２の動作タイミングで、（へ）と同様な動
作をしている。

第１図において、外部回路２０からデータ等を受けた外
部インターフェイス回路１９は制御回路１６に命令デー
タ等を書き込む。

制御回路１６はマイクロプログラムメモリに書き込まれ
た命令を各回路に与えて動作を制御する。

先ず、主メモリ１１に演算ずべきデータを書き込み、又
、副メモリ１２のテーブルを使用すべきデータを副メモ
リ１２に送り込む。主メモリ１１及び副メモリ１２はそ
れぞれデータ及び演算命令をレジスタファイル１３に与
える。この時、１クロックサイクルに２データを１クロ
ックサイクルの前後半に分けて与えることができる。従
って、主メモリ１１とレジスタファイル１３とは１本の
線（実際はビット数×１）で繋がれて、２本の線で接続
されているのと同量のデータ又は命令を送り込むことが
できる。レジスタファイル１３は乗算器１４にＣとＤの
データを、加算器１５にＡとＢのデータを１タロツクサ
イクルに与えることができ、２木の線で４本分のデータ
を演算器に与えている。乗算器１４．加算器１５の演算
結果のデータはそれぞれレジスタファイルに戻されるが
、１クロツクの前半を乗算器１４が、後半を加算器１５
が使用して１クロツク内に両データをレジスタファイル
１３に送り込んでいる。累積演算を行う場合、この実施
例の一つの方式として乗算器１４はデータＣとデータＤ
を与えられて３クロツク後に演算結果をレジスタファイ
ル１３に戻しレジスタファイル１３は乗算器１４に１ク
ロツク後に再び戻すため、プログラム製作上混乱を生ず
るのでヂ、［イニングバッファ１７によって直らに乗算
器１４にデータを戻して遅れをないようにしている。チ
エイニングバッファ１７の制御端子にはデータを乗算器
１７に送り込むか否かを決める制御信号が入力されて、
データの行方を定めている。

チエイニングバッファ１８も加算器１５に対して同様に
働いている。図において、各回路を結ぶ線で実線と破線
のあるものは、１本の線で実線が１クロツクの前半、破
線が後半を用いて信号の授受を行っていることを示して
いる。結局、第１図の回路では主メモリ１１．副メモリ
１２．レジスタファイル１３９乗算器１４及び加算器１
５を結ぶ線が通常の場合１０本必要であるが、本実施例
では５本で間に合っている。

以上説明したように本実施例によれば、１クロツクの前
後半にそれぞれ信号の授受を行ったので、信号を伝達す
る信号線は２倍の信号の授受が可能になり、結局、信号
線を１／２にすることができるようになり、又、スイッ
チが不必要となって回路構成が簡１１になった。

又、加算器と乗算器は積和演粋器としての動作の他のそ
れぞれ単独の加算器と乗算器として同時に使用すること
が可能になった。

又、レジスタファイルを用いることににり全中間データ
をレジスタファイル内に記憶でき、同時に同じデータを
複数ボートに読み出せるのでソフトウエア設計の自由度
が増した。

尚、本発明は本実施例に限定されるものではなく、次の
ような変形が考えられる。

■関数換算用のテーブルとしての副メモリを備えていな
いもの。

■副メモリに１回アクセスするもの。

■主メモリに１回アクセスするもの。

■チエイニングバッファを備えていないもの。

（発明の効果） 以上詳細に説明したように、本発明によれば、各メモリ
と演算器を接続するための信号線及びバスを節減し、又
、スイッチが不要になり、乗算器と加算器の独立性が保
証されるようになり、実用上の効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例のタイムチャート、第３図は水平マイクロ命
令の構成の説明図、第４図は従来の計算機のブロック図
、第５図は積和演鋒器の構成図である。 １１・・・主メモリ　　　　　　１２・・・副メモリ１
３・・・レジスタファイル　１４・・・乗算器１５・・
・加算器　　　　　　１６・・・制御回路１９・・・外
部インターフェイス回路 特許出願人　横河メディカルシステム株式会社第３図 第５図 第４　図

Claims (1)

【特許請求の範囲】
1. 　記憶手段と乗算及び加算演算を行う演算手段とを備え
   る高速数値演算装置において、前記記憶手段からのデー
   タを一時格納し、制御信号に基づいて演算手段にデータ
   を供給し演算結果の中間データ及び最終データの授受を
   行う中間記憶手段と、該中間記憶手段を中心として前記
   記憶手段と前記各演算手段とを接続する接続手段と、１
   クロックサイクルを２分して１クロックサイクル中に２
   段階の動作を行わせるシーケンス信号を発生して前記接
   続手段を時分割して使用させると共にプログラムに従つ
   てシステムを制御する制御手段とを具備することを特徴
   とする高速数値演算装置。