JPH04364525A - 並列演算装置 - Google Patents
並列演算装置Info
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- JPH04364525A JPH04364525A JP3139162A JP13916291A JPH04364525A JP H04364525 A JPH04364525 A JP H04364525A JP 3139162 A JP3139162 A JP 3139162A JP 13916291 A JP13916291 A JP 13916291A JP H04364525 A JPH04364525 A JP H04364525A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ファジィ集合演算のよ
うに基本的演算を組み合わせた演算を多量のデータに対
して行う処理を効率よく行うための並列演算装置に関す
る。
うに基本的演算を組み合わせた演算を多量のデータに対
して行う処理を効率よく行うための並列演算装置に関す
る。
【０００２】
【従来の技術】近年、人間の持つあいまいさを取り扱う
のに有用な手法としてファジィ理論が注目され、これに
基づいて情報処理を行うファジィ演算装置が研究されて
いる。この演算装置は、通常のディジタル演算に比較し
て桁違いに多い、ファジィ集合で表現される大量のデー
タを高速で処理することが要求される。
のに有用な手法としてファジィ理論が注目され、これに
基づいて情報処理を行うファジィ演算装置が研究されて
いる。この演算装置は、通常のディジタル演算に比較し
て桁違いに多い、ファジィ集合で表現される大量のデー
タを高速で処理することが要求される。
【０００３】従来の演算処理方法としては、次の３通り
が知られている。 （１） 汎用のマイクロプロセッサのように１つの演算
器を用いて、これに逐次的に命令を与えて処理する方法
。
が知られている。 （１） 汎用のマイクロプロセッサのように１つの演算
器を用いて、これに逐次的に命令を与えて処理する方法
。
【０００４】（２） 複数の演算器を直列に接続して各
演算器の間にレジスタを設け、１クロック毎に１つの演
算を実行していくパイプライン処理。
演算器の間にレジスタを設け、１クロック毎に１つの演
算を実行していくパイプライン処理。
【０００５】（３） 複数の演算器を並列に並べて同時
に動作させる並列演算処理。その具体例の１つは、図４
に示すように、複数個の演算器１〜ｎと１個のメモリに
対して複数本のバス１〜ｍを用意し、共通のバス制御器
により各演算器からメモリへの書込み或いは読出しを制
御する方式である。もう１つは、図５に示すように、複
数個の演算器１〜ｎと１個のメモリに対して単一のバス
を用意し、これを共用して各演算器からメモリへの書込
み或いは読出しを行う方式である。
に動作させる並列演算処理。その具体例の１つは、図４
に示すように、複数個の演算器１〜ｎと１個のメモリに
対して複数本のバス１〜ｍを用意し、共通のバス制御器
により各演算器からメモリへの書込み或いは読出しを制
御する方式である。もう１つは、図５に示すように、複
数個の演算器１〜ｎと１個のメモリに対して単一のバス
を用意し、これを共用して各演算器からメモリへの書込
み或いは読出しを行う方式である。
【０００６】
【発明が解決しようとする課題】しかしながら、上記（
１） の方法によると、逐次処理のため高速化は望めな
い。
１） の方法によると、逐次処理のため高速化は望めな
い。
【０００７】（２） の方法によると、定型的な直列演
算（例えば、Ａ＋Ｂ＋Ｃ）は高速処理できるが、それ以
外の演算は、各演算器による手順を変更しなければなら
ず、高速化が難しい。特に、ファジィ集合演算の場合は
、一般的なディジタル演算と比較して演算の種類が多く
、しかも演算の形を固定できないという事情があるので
、定型的な演算以外にも高速化が要請されている。
算（例えば、Ａ＋Ｂ＋Ｃ）は高速処理できるが、それ以
外の演算は、各演算器による手順を変更しなければなら
ず、高速化が難しい。特に、ファジィ集合演算の場合は
、一般的なディジタル演算と比較して演算の種類が多く
、しかも演算の形を固定できないという事情があるので
、定型的な演算以外にも高速化が要請されている。
【０００８】また、（３） の方法によると、定型的な
並列演算（例えば、Ａ＋ＢとＣ＋Ｄ）は高速処理できる
が、次の問題点がある。
並列演算（例えば、Ａ＋ＢとＣ＋Ｄ）は高速処理できる
が、次の問題点がある。
【０００９】すなわち、上記のように複数個の演算器で
１つのメモリをアクセスする演算装置において、演算は
複数個の演算器で並列に行われるが、定型的な並列演算
以外は、メモリにアクセスするためにバスを使用するデ
ータ転送が障害となり、高速化が難しい。例えば、２つ
の入力データＡ，Ｂに対して（Ａ＋Ｂ）×（Ａ−Ｂ）＝
Ｃという演算を行う場合、加算器、減算器及び乗算器の
３個の演算器を使用することにより、Ｃが求められる。 しかし、そのためには、加算器でＡ＋Ｂを、減算器でＡ
−Ｂをそれぞれ求め、各々の結果をバスを介してメモリ
に送って加算と減算の結果を保持し、その後それらを乗
算器で掛け合わせるという手順が必要であり、各演算の
度にバスを介してデータ転送が行われるため、時間がか
かる。
１つのメモリをアクセスする演算装置において、演算は
複数個の演算器で並列に行われるが、定型的な並列演算
以外は、メモリにアクセスするためにバスを使用するデ
ータ転送が障害となり、高速化が難しい。例えば、２つ
の入力データＡ，Ｂに対して（Ａ＋Ｂ）×（Ａ−Ｂ）＝
Ｃという演算を行う場合、加算器、減算器及び乗算器の
３個の演算器を使用することにより、Ｃが求められる。 しかし、そのためには、加算器でＡ＋Ｂを、減算器でＡ
−Ｂをそれぞれ求め、各々の結果をバスを介してメモリ
に送って加算と減算の結果を保持し、その後それらを乗
算器で掛け合わせるという手順が必要であり、各演算の
度にバスを介してデータ転送が行われるため、時間がか
かる。
【００１０】従って、本発明の目的は、複数種類の演算
器を用いて演算処理を行う場合、演算器を効率良く並列
に動作させ、ファジィ集合のような多量のデータに対し
ても高速で処理できる装置を提供することである。
器を用いて演算処理を行う場合、演算器を効率良く並列
に動作させ、ファジィ集合のような多量のデータに対し
ても高速で処理できる装置を提供することである。
【００１１】
【課題を解決するための手段】本発明の並列演算装置は
、複数個の演算器と、各演算器の演算結果を保持する複
数のレジスタと、各演算器毎に入力データ及び各レジス
タからの出力データを選択的に入力する複数のマルチプ
レクサとを備えたことを特徴とする。
、複数個の演算器と、各演算器の演算結果を保持する複
数のレジスタと、各演算器毎に入力データ及び各レジス
タからの出力データを選択的に入力する複数のマルチプ
レクサとを備えたことを特徴とする。
【００１２】本発明をファジィ集合演算に用いる場合、
前記演算器は、ファジィ集合演算に用いられる基本的な
演算を実行するように構成されると共に、前記マルチプ
レクサには、前記入力データの他にファジィ集合演算に
必要な１と０を表わす信号が入力される。
前記演算器は、ファジィ集合演算に用いられる基本的な
演算を実行するように構成されると共に、前記マルチプ
レクサには、前記入力データの他にファジィ集合演算に
必要な１と０を表わす信号が入力される。
【００１３】
【作用】入力データが与えられると、それに対して目的
の演算を施すための加算、減算、乗算などの基本的演算
を行う演算器に接続したマルチプレクサで入力が選択さ
れ、対応する演算器で基本的演算が実行される。その結
果は、当該演算器に接続したレジスタに格納されると共
に、各マルチプレクサに送られる。
の演算を施すための加算、減算、乗算などの基本的演算
を行う演算器に接続したマルチプレクサで入力が選択さ
れ、対応する演算器で基本的演算が実行される。その結
果は、当該演算器に接続したレジスタに格納されると共
に、各マルチプレクサに送られる。
【００１４】次に、目的の演算を行う演算器に接続した
マルチプレクサで、上記の演算器による演算結果が選択
され、目的の演算が実行される。その結果は、対応する
レジスタに格納され、必要な時に出力として取り出され
る。
マルチプレクサで、上記の演算器による演算結果が選択
され、目的の演算が実行される。その結果は、対応する
レジスタに格納され、必要な時に出力として取り出され
る。
【００１５】上記の演算を繰り返す場合は、後の演算を
実行する時に、次のデータに対する先の演算を実行する
ことができる。
実行する時に、次のデータに対する先の演算を実行する
ことができる。
【００１６】
【実施例】図１は、本発明の実施例の構成を示す。この
演算装置は、複数の入力データＩ１ ，・・・ ，Ｉｍ
（図の例ではｍ＝２）に対して演算を実行して複数の
出力データＯ１ ，・・・ ，Ｏｎ を出力するもので
ある。
演算装置は、複数の入力データＩ１ ，・・・ ，Ｉｍ
（図の例ではｍ＝２）に対して演算を実行して複数の
出力データＯ１ ，・・・ ，Ｏｎ を出力するもので
ある。
【００１７】その構成は、加算器、減算器、乗算器など
基本的な複数個の演算器１〜ｎと、各演算器の演算結果
を保持するレジスタＲ１ 〜Ｒｎと、各演算器毎に入力
データＩｉ（ｉ＝１，２） 及び各レジスタからの出力
データＯｊ（ｊ＝１，・・・ ，ｎ） を入力する複数
のマルチプレクサＭ１１，Ｍ１２；Ｍ２１，Ｍ２２；・
・・・；Ｍｎ１，Ｍｎ２とから成る。マルチプレクサの
個数は、入力データの数と演算器の種類によって決定さ
れる。
基本的な複数個の演算器１〜ｎと、各演算器の演算結果
を保持するレジスタＲ１ 〜Ｒｎと、各演算器毎に入力
データＩｉ（ｉ＝１，２） 及び各レジスタからの出力
データＯｊ（ｊ＝１，・・・ ，ｎ） を入力する複数
のマルチプレクサＭ１１，Ｍ１２；Ｍ２１，Ｍ２２；・
・・・；Ｍｎ１，Ｍｎ２とから成る。マルチプレクサの
個数は、入力データの数と演算器の種類によって決定さ
れる。
【００１８】各演算器１〜ｎは、図示しない制御装置か
らの動作指令信号（ｃｏｎｔ．） によって制御される
。各マルチプレクサＭｊｉは、制御装置からの選択指令
信号（ｓｅｌ．）によって制御される。従って、各演算
器１〜ｎは、対応するマルチプレクサによって入力デー
タを選択できる。
らの動作指令信号（ｃｏｎｔ．） によって制御される
。各マルチプレクサＭｊｉは、制御装置からの選択指令
信号（ｓｅｌ．）によって制御される。従って、各演算
器１〜ｎは、対応するマルチプレクサによって入力デー
タを選択できる。
【００１９】一方、各レジスタＲ１ 〜Ｒｎ には、制
御装置から一定のクロック信号が供給される。
御装置から一定のクロック信号が供給される。
【００２０】上記構成の演算装置の動作は、次のように
なる。
なる。
【００２１】例えば、入力データＡ，Ｂに対してＡ＋Ｂ
−Ａ×Ｂなる演算を実行する場合、演算器として加算器
、減算器及び乗算器を備えると、次のような手順で演算
できる。
−Ａ×Ｂなる演算を実行する場合、演算器として加算器
、減算器及び乗算器を備えると、次のような手順で演算
できる。
【００２２】（１）Ａ＋Ｂを加算器で、Ａ×Ｂを乗算器
でそれぞれ実行する（並列処理）。
でそれぞれ実行する（並列処理）。
【００２３】これは、加算器、減算器にそれぞれ接続し
たマルチプレクサで入力Ａ，Ｂを選択することによって
実現される。その結果は、加算器、減算器にそれぞれ接
続したレジスタに格納されると共に、各マルチプレクサ
に送られる。
たマルチプレクサで入力Ａ，Ｂを選択することによって
実現される。その結果は、加算器、減算器にそれぞれ接
続したレジスタに格納されると共に、各マルチプレクサ
に送られる。
【００２４】（２）加算器と乗算器の結果を減算器で減
算する。これは、減算器に接続したマルチプレクサで加
算と乗算の結果を選択することによって実現される。そ
の結果は、減算器に接続したレジスタに格納され、必要
な時に出力データとして取り出される。
算する。これは、減算器に接続したマルチプレクサで加
算と乗算の結果を選択することによって実現される。そ
の結果は、減算器に接続したレジスタに格納され、必要
な時に出力データとして取り出される。
【００２５】このように２つのステップで演算が実行さ
れる。これに対し、従来の並列処理では、各演算の度に
結果をメモリに保持する動作が必要であるので、その分
ステップが多くなる。
れる。これに対し、従来の並列処理では、各演算の度に
結果をメモリに保持する動作が必要であるので、その分
ステップが多くなる。
【００２６】更に、上述の演算を繰り返す場合は、（２
）の演算を実行する時に次のデータに対する（１）の演
算を実行できる。
）の演算を実行する時に次のデータに対する（１）の演
算を実行できる。
【００２７】例えば、図２に示すように、ある時点ｔ０
から順次入力されるデータの対Ａ１，Ｂ１ ；Ａ２，
Ｂ２ ；Ａ３，Ｂ３ ・・・ に対して上記の演算を繰
返し行う場合には、１クロックの間（ＣＬ１ ）に入力
された最初のデータＡ１，Ｂ１ に対して、次のクロッ
ク（ＣＬ２ ）で（１）の演算を実行し、その次のクロ
ック（ＣＬ３ ）で（２）の演算を実行する時に、次の
データＡ２，Ｂ２ に対する（１）の演算を実行するこ
とができる。以下、同様に入力データに対する演算が行
われるので、従来の並列処理よりもはるかに高速化され
る。
から順次入力されるデータの対Ａ１，Ｂ１ ；Ａ２，
Ｂ２ ；Ａ３，Ｂ３ ・・・ に対して上記の演算を繰
返し行う場合には、１クロックの間（ＣＬ１ ）に入力
された最初のデータＡ１，Ｂ１ に対して、次のクロッ
ク（ＣＬ２ ）で（１）の演算を実行し、その次のクロ
ック（ＣＬ３ ）で（２）の演算を実行する時に、次の
データＡ２，Ｂ２ に対する（１）の演算を実行するこ
とができる。以下、同様に入力データに対する演算が行
われるので、従来の並列処理よりもはるかに高速化され
る。
【００２８】図３は、図１の演算装置をファジィ集合演
算に用いた場合の構成例を示す。
算に用いた場合の構成例を示す。
【００２９】この演算装置は、ファジィ集合演算によく
用いられる基本的な演算を実行できるように４個の演算
器、すなわち加減算器（Ａｄｄ／Ｓｕｂ．）１１、乗算
器（Ｍｕｌ．）１２、Ｍｉｎ／Ｍａｘ 演算器１３及び
算術論理演算器（ＡＬＵ）１４を有する。算術論理演算
器（ＡＬＵ）１４は、加減算などの算術演算とＡＮＤ，
ＯＲなどの論理演算を実行する。
用いられる基本的な演算を実行できるように４個の演算
器、すなわち加減算器（Ａｄｄ／Ｓｕｂ．）１１、乗算
器（Ｍｕｌ．）１２、Ｍｉｎ／Ｍａｘ 演算器１３及び
算術論理演算器（ＡＬＵ）１４を有する。算術論理演算
器（ＡＬＵ）１４は、加減算などの算術演算とＡＮＤ，
ＯＲなどの論理演算を実行する。
【００３０】各演算器の入力側には、３つの入力データ
Ａ，Ｂ，Ｃと、ファジィ集合演算に必要な１と０を表わ
す信号と、レジスタＲ１ 〜Ｒ４からの出力データとを
入力する一対のマルチプレクサＭｊ１，Ｍｊ２（ｊ＝１
，・・・ ，４）が設けられている。一方、各演算器の
出力側には、レジスタＲ１ 〜Ｒ４ と、それらの出力
データＯ１ 〜Ｏ４ をまとめて出力するマルチプレク
サ１５が設けられている。
Ａ，Ｂ，Ｃと、ファジィ集合演算に必要な１と０を表わ
す信号と、レジスタＲ１ 〜Ｒ４からの出力データとを
入力する一対のマルチプレクサＭｊ１，Ｍｊ２（ｊ＝１
，・・・ ，４）が設けられている。一方、各演算器の
出力側には、レジスタＲ１ 〜Ｒ４ と、それらの出力
データＯ１ 〜Ｏ４ をまとめて出力するマルチプレク
サ１５が設けられている。
【００３１】図３の演算装置によれば、４個の演算器を
演算式に応じて組み合わせることにより、ファジィ集合
演算でよく用いられる演算、例えば Ａ＋Ｂ−Ａ×Ｂ １ ∧ Ａ＋Ｂ （∧は Ｍｉｎ演算）０ ∨
Ａ＋Ｂ−１ （∨は Ｍａｘ演算）を１クロック
で実行することができる。
演算式に応じて組み合わせることにより、ファジィ集合
演算でよく用いられる演算、例えば Ａ＋Ｂ−Ａ×Ｂ １ ∧ Ａ＋Ｂ （∧は Ｍｉｎ演算）０ ∨
Ａ＋Ｂ−１ （∨は Ｍａｘ演算）を１クロック
で実行することができる。
【００３２】以上、実施例について説明したが、本発明
はこれに限らない。例えば、演算装置を構成する演算器
、レジスタ及びマルチプレクサの個数や回路構成は、本
発明の演算機能を実現するものであれば、任意に設定す
ることができる。
はこれに限らない。例えば、演算装置を構成する演算器
、レジスタ及びマルチプレクサの個数や回路構成は、本
発明の演算機能を実現するものであれば、任意に設定す
ることができる。
【００３３】
【発明の効果】上記のように、本発明によれば、演算器
を効率良く並列に動作させ、最少のステップで目的の演
算を実行することができるので、ファジィ情報のような
多量のデータに対しても、演算処理の高速化を達成でき
る。
を効率良く並列に動作させ、最少のステップで目的の演
算を実行することができるので、ファジィ情報のような
多量のデータに対しても、演算処理の高速化を達成でき
る。
【図１】本発明の実施例の構成図。
【図２】図１の構成による演算処理手順の例を示す図。
【図３】図１の演算装置をファジィ集合演算に用いた場
合の構成例を示す図。
合の構成例を示す図。
【図４】複数個の演算器を用いた従来の演算回路の構成
を示す図。
を示す図。
【図５】複数個の演算器を用いた従来の演算回路の別構
成を示す図。
成を示す図。
１〜ｎ…演算器、Ｒ１ 〜Ｒｎ …レジスタ、Ｍｊｉ…
マルチプレクサ、１５…マルチプレクサ、Ｉ１ ，Ｉ２
，Ａ，Ｂ，Ｃ…入力データ、Ｏ１ 〜Ｏｎ …出力デ
ータ。
マルチプレクサ、１５…マルチプレクサ、Ｉ１ ，Ｉ２
，Ａ，Ｂ，Ｃ…入力データ、Ｏ１ 〜Ｏｎ …出力デ
ータ。
Claims (2)
- 【請求項１】基本的演算を組み合わせた演算を実行する
並列演算装置において、複数個の演算器と、各演算器の
演算結果を保持する複数のレジスタと、各演算器毎に入
力データ及び各レジスタからの出力データを選択的に入
力する複数のマルチプレクサとを備えたことを特徴とす
る並列演算装置。 - 【請求項２】前記演算器は、ファジィ集合演算に用いら
れる基本的な演算を実行するように構成されると共に、
前記マルチプレクサには、前記入力データの他にファジ
ィ集合演算に必要な１と０を表わす信号が入力されるこ
とを特徴とする請求項１記載の並列演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139162A JPH04364525A (ja) | 1991-06-11 | 1991-06-11 | 並列演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3139162A JPH04364525A (ja) | 1991-06-11 | 1991-06-11 | 並列演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364525A true JPH04364525A (ja) | 1992-12-16 |
Family
ID=15239027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3139162A Pending JPH04364525A (ja) | 1991-06-11 | 1991-06-11 | 並列演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364525A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334369A (ja) * | 1994-06-03 | 1995-12-22 | Korea Telecommun Authority | ファジー演算装置 |
| JP2006031127A (ja) * | 2004-07-12 | 2006-02-02 | Fujitsu Ltd | 再構成可能な演算装置 |
| JP2011196927A (ja) * | 2010-03-23 | 2011-10-06 | Yokogawa Electric Corp | 波形測定器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04190420A (ja) * | 1990-11-26 | 1992-07-08 | Fujitsu Ltd | 並列演算回路 |
-
1991
- 1991-06-11 JP JP3139162A patent/JPH04364525A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04190420A (ja) * | 1990-11-26 | 1992-07-08 | Fujitsu Ltd | 並列演算回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07334369A (ja) * | 1994-06-03 | 1995-12-22 | Korea Telecommun Authority | ファジー演算装置 |
| JP2006031127A (ja) * | 2004-07-12 | 2006-02-02 | Fujitsu Ltd | 再構成可能な演算装置 |
| US7774580B2 (en) | 2004-07-12 | 2010-08-10 | Fujitsu Limited | Array processor having reconfigurable data transfer capabilities |
| JP2011196927A (ja) * | 2010-03-23 | 2011-10-06 | Yokogawa Electric Corp | 波形測定器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961203 |