JPH04192001A - スイッチの開／閉動作検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、一般に、スイッチの開／閉動作検出装置に関
し、例えば、ボタン電話装置の自動組立機や自動検査機
において、ボタンを自動的に操作したり、部品を供給す
るために部品を自動的に運んだりするためのピストン機
構を備え、上記ピストンの最大ストローク時に閉成動作
せしめられるスイッチと、上記ピストンの最少ストロー
ク時に閉成動作せしめられるスイッチ、或いは、動作開
始と停止、又は、動作手順の変更等のために手動操作を
行なう操作パネルのスイッチの開／閉動作を検出するス
イッチの開／閉動作検出装置に関する。

（従来の技術） 一般に、上述したごとき構成の自動組立機では、該自動
組立機の動作状況を検知するための手段の１つとして、
上記ピストンの最大ストローク時に閉成動作せしめられ
るスイッチと、上記ピストンの最小ストローク時に閉成
動作せしめられるスイッチとが設けられている。これら
両スイッチには、例えばマイクロスイッチが適用される
。

第４図は、このようなマイクロスイッチの開／閉動作を
検知するために設けられた従来のスイッチの開／閉動作
検出装置を示した図である。第４図にて示す従来のスイ
ッチの開／閉動作検出装置は、上記マイクロスイッチの
閉成動作を検知することによって、上記自動組立機の動
作状況を正確に把握するために設けられたものである。

第４図にて示したスイッチの開／閉動作検出装置は、ス
イッチ１１３ａ、１１３ｂを始め、プルアップ抵抗１１
５ａ、１１５ｂ、インバータゲート１１７ａ、１１７ｂ
及びマイクロコンピュータ１１８を備えた構成となって
いる。

スイッチ１１３ａ、１１３ｂには、ともに常開のマイク
ロスイッチが使用されており、これらスイッチ１１３ａ
、１１３ｂは、アースされている共通線１２２に、とも
に接続されている。スイッチ１１３ａは、又、接続線１
２１ａにも接続されている。この接続線１２１ａは、上
記スイッチ１１３ａを始め、プルアップ抵抗１１５ａ、
インバータゲー）１１７ａ及びマイクロコンピュータ１
１８の一方の入力端子１１８ａと接続されている。スイ
ッチ１１３ｂも又上記スイッチ１１３ａと同様に、接続
線１２１ｂにも接続されている。

この接続線１２１ｂは、上記スイッチ１１３ｂのみなら
ず、プルアップ抵抗１１５ｂ、インバータゲート１１７
ｂ及びマイクロコンピュータ１１８の他方の入力端子１
１８ｂと接続されている。ここで、スイッチ１１３ａと
スイッチ１１３ｂとは、いずれか一方が上記ピストンの
最大ストローク時に、又、いずれか他方が上記ピストン
の最小ストローク時に、夫々閉成動作するようになって
いるも、のである。プルアップ抵抗１１５ａ、１１５ｂ
の抵抗値は同一である。接続線１２１　ａ。

１２１ｂに夫々プルアップ抵抗１１５ａ。

１１５ｂを接続した理由は、スイッチ１１３ａ。

１１３ｂが開放状態のときに、マイクロコンピュータ１
１８の入力端子１１８ａ、１１８ｂに夫々論理レベル“
Ｌ”の電圧信号が印加されるようにするためである。換
言すれば、開放状態にあるスイッチ１１３　ａ　ｓスイ
ッチ１１３ｂが閉成動作したときには、マイクロコンビ
エータ１１８の入力端子１１８ａ、１１８ｂに夫々論理
レベル“Ｈ″の電圧信号が印加されることとなる。

上述したマイクロコンピュータ１１８は、例えば、並列
処理ビット数が８ビツトのマイクロコンピュータが使用
されている。このマイクロコンピュータ１１８は８本の
データバを有し、特定アドレスで選択される入力回路（
図示省略）の８点の入力端子のうちの２点である符号１
１８ａと符号１１８ｂにインバータゲート１１７ａとイ
ンバータゲート１１７ｂとか接続されており、マイクロ
コンピュータ１１８が、接続線１２１ａと接続線１２１
ｂの論理レベルを読取ることができるように構成されて
いる。

なお、第４図では、図示の都合上、スイッチは、符号１
１３ａ、１１３ｂの２個分しか記載していないが、上記
１つの特定アドレスで選択される入力回路でも８個まで
のスイッチが接続可能であり、更に入力回路を増設する
ことにより、多くのスイッチを接続することが可能であ
る。例えば、データバスが８本の８ビツトマイクロコン
ピユータであっても、アドレスバスが１６本であれば、
接続可能スイッチの最大数は５２万個あまりとなる。

（発明が解決しようとする課題） ところで、上述したスイッチ１１３ａ。

１１３ｂを設けるに際しては、共通線１２２と、各スイ
ッチ１１３ａ、１１３ｂに対応して２本の接続線１２１
ａ、１２１ｂが必要である。即ち、２個のスイッチ１１
３ａ、１１３ｂを設けるのに接続線として２本、共通線
として１本の合計３本分の配線を必要とすることとなる
。このように２個のスイッチを設けるのに共通線１本を
含み、３本の配線を必要とするので、例えば、８個のス
イッチを設けなければならない場合には、共通線１本を
含め９本の配線が必要となり、コスト高を招来するおそ
れがある。

上記のように設置すべきスイッチの個数に比して余分な
配線が必要だとすると、前述した自動組立機のピストン
機構に近接して設置しなければならないスイッチ群と、
これらスイッチ群から出力される論理レベル信号を受け
て演算処理動作を行うマイクロコンピュータとの間の距
離が長くなった場合には、大幅なコスト高を招来するの
みならず、場合によっては装置の信頼性の低下や装置の
メンテナンスが容易でなくなる等の不具合が生じるおそ
れもあ、った。

従って本発明は、上記事情を考慮してなされたもので、
その目的は、設置すべきスイ・ソチの個数よりも余分な
配線を必要としない回路構成とすることによって、コス
ト高となるのを防止することが可能なスイッチの開／閉
動作検出装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するために本発明は、外部から加えられ
た圧力、又はその解除によって接点が開／閉せしめられ
る第１のスイッチ及び第２のスイッチを１組とした少な
くとも１組以上のスイ・フチ群の開／閉動作を、各々の
スイッチ別に検出するスイッチの開／閉動作検出装置に
おいて、所定論理レベルの方形波パルス信号を生成して
出力する方形波パルス信号生成、出力手段と、前記各組
の第１のスイッチと対応させて設けられ、前記各組の第
１のスイッチが閉成動作したことによって、前記方形波
パルス信号生成、出力手段から出力された方形波パルス
信号の一方の論理レベルのときにのみ導通状態となる第
１の半導体スイッチング手段と、前記各組の第２のスイ
ッチと対応させて設けられ、前記各組の第２のスイッチ
が閉成動作したことによって、前記方形波パルス信号生
成、出力手段から出力された方形波パルス信号の他方ノ
論理レベルのときにのみ導通状態となる第２の半導体ス
イッチング手段と、前記各組の第１のスイッチと対応さ
せて設けられ、前記第１のスイッチが閉成動作せしめら
れたときを経過した後に、前記第１の半導体スイッチン
グ手段を通して与えられる前記方形波パルス信号の一方
の論理レベルを受けて、該受けた時点より前記第１のス
イッチが開放状態となったときを経過した後の時点まで
の間、前記一方の論理レベルの保持を継続する第１の論
理レベル保持手段と、前記各組の第２のスイッチと対応
させて設けられ、前記第２のスイッチが閉成動作せしめ
られたときを経過した後に、前記第２の半導体スイッチ
ング手段を通して与えられる前記方形波パルス信号の他
方の論理レベルを受けて、該受けた時点より前記第２の
スイッチが開放状態となったときを経過した後の時点ま
での間、前記一方の論理レベルの保持を継続する第２の
論理レベル保持手段と、前記一方の論理レベルが前記第
１の論理レベル保持手段から出力されているときには、
前記第１のスイッチが閉成動作していると判断し、前記
一方の論理レベルが前記第２の論理レベル保持手段から
出力されているときには、前記第２のスイッチが閉成動
作していると判断するとともに、前記一方の論理レベル
が前記両輪環レベル保持手段から出力されていないとき
には、前記両スイッチは開放状態にあると判断する判断
手段と、を備えた構成とした。

（作　用） 上記構成において、外部から加えられた圧力、又は外部
から加えられた圧力の解除によって第１のスイッチが閉
成動作せしめられると、方形波パルス信号生成、出力手
段から出力された方形波パルス信号の一方の論理レベル
が、第１の半導体スイッチング手段を通して第１の論理
レベル保持手段に与えられる。この一方の論理レベルは
、第１のスイッチが閉成動作せしめられたときを経過し
た後に、第１の論理レベル保持手段によって採り込まれ
、第１のスイッチが開放状態となったときを経過した後
の時点までの間、第１の論理レベル保持手段により保持
が継続される。第１の論理レベル保持手段により保持が
継続されている間、前記一方の論理レベルは判断手段に
対して継続的に出力される。これにより、判断手段は、
第１のスイッチか閉成動作していると判断することとな
る一方、外部から加えられた圧力、又は外部から加えら
れた圧力の解除によって第２のスイッチが閉成動作せし
められると、方形波パルス信号生成、出力手段から出力
された方形波パルス信号の他方の論理レベルが、第２の
半導体スイッチング手段を通して第２の論理レベル保持
手段に与えられる。

この他方の論理レベルが第２の論理レベル保持手段に与
えられることにより生成された一方の論理レベルは、第
２のスイッチが閉成動作せしめられたときを経過した後
から第２のスイッチが開放状態となったときを経過した
後の時点までの間、第２の論理レベル保持手段により保
持が継続される。

第２の論理レベル保持手段により保持が継続されている
間、前記一方の論理レベルは判断手段に対して継続的に
出力される。これにより、判断手段は、第２のスイッチ
が閉成動作していると判断することとなる。

第１、第２のスイッチの閉成動作の時期が重なった場合
であっても、これにより第１、第２の論理レベル保持手
段からは各別に、前記一方の論理レベルが判断手段に対
して継続的に出力されるから、判断手段は、第１、第２
の両スイッチがともに閉成動作していると判断する。

第１．第２のスイッチがいずれも開放状態にあれば、第
１、第２の論理レベル保持手段からは、前記一方の論理
レベルが判断手段に出力されないから、判断手段は、第
１、第２のスイッチがいずれも開放状態にあると判断す
る。

上記構成とすることによって、方形波パルス信号生成、
出力手段と２個のスイッチとの間、第１、第２論理レベ
ル保持手段と上記２個のスイッチとの間を夫々１本の共
通信号線で接続することとしても、この共通信号線を通
して与えられる信号の論理レベルの相違により、いずれ
のスイッチが閉成動作したかが判断できるので、設置す
べきスイッチの個数よりも余分な配線を必要としない回
路構成とすることができ、もって、コスト高となるのを
防止することが可能となった。

（実施例） 以下、図面により本発明の一実施例について説明する。

第１図は、本発明の一実施例に従うスイッチの開／閉動
作検出装置の全体的な回路構成を示した図である。

第１図にて示すスイッチの開／閉動作検出装置は、クロ
ック信号発生器（Ｏ８Ｃ）１を始め、遅延回路２、イン
バータゲート３，６，７，８、電流制限用抵抗４　ａ　
、　４　ｂ　ｓスイッチ部５、Ｄフリップフロップ９，
１０，１１．１２及びマイクロコンピュータ１３を備え
た構成となっている。

クロック信号発生器１は、例えば、周波数１ＫＨｚで、
論理レベル″Ｈ“　（符号″ｖｈ”で表わす）が正の電
源電圧ＶＣＣと略等しく且つ論理レベル’Ｌ”　　（符
号“Ｖｌ”で表わす）が略０■に設定されたクロックパ
ルス信号を生成する（第３図（Ａ）参照）。そして、こ
の生成したクロックパルス信号を、共通信号線１８ａを
通してスイッチ部５に印加するとともに、信号線１９ａ
を通して遅延回路２に、又、信号線２０ａを通してイン
バータゲート３に、夫々印加するようになっている。

インバータゲート３は、共通信号線１８ａ及び信号線２
０ａを通してクロック信号発生器１からａカされるクロ
ックパルス信号を受けて、該クロックパルス信号の論理
レベルを反転した後、電流制限用抵抗４ａを通して共通
信号線１８ｂに、又、電流制限用抵抗４ｂを通して共通
信号線１８ｃに、夫々印加する。即ち、これにより、ス
イッチ部５を構成する常開スイッチ１５ａ、１５ｂの双
方が開放しているときには、共通信号線１８ｂ上に現れ
るクロックパルス信号は、共通信号線１８ａ上に現われ
るクロックパルス信号と逆相となる。同様に、スイッチ
部５を構成する常開スイ１．チ１７ａ、１７ｂの双方が
開放しているときには、共通信号線１８ｃ上に現われる
クロックパルス信号は、共通信号線１８ａ上に現われる
クロックパルス信号と逆相となる。

電流制限用抵抗４ａ、４ｂは、上述した常開スイッチ１
５ａ、１５ｂ、１７ａ、１７ｂのいずれかが閉成動作し
たことによって前記インバータゲート３が短絡するのを
防止するために接続されているものである。即ち、電流
制限用抵抗４ａは、信号線２０ａに設けられているもの
で、インバータゲート３の出力側と共通信号線１８ｂと
を接続している。又、電流制限用抵抗４ｂは、信号線２
０ｂに設けられているもので、インバータゲート３の出
力側と共通信号線１８ｃとを接続している。電流制限用
抵抗４ａには、抵抗値のかなり大きな素子が用いられて
いる。その理由は、常開スイッチ１５ａが閉成動作中に
共通信号線１８ｂの電位がインバータゲート３の出力側
の電位よりも高くなったことによって大電流が共通信号
線１８ｂ側からインバータゲート３の出力側に流れ込む
のを制限するためである。電流制限用抵抗４ｂにも、上
記電流制限用抵抗４ａと同様に、抵抗値のかなり大きな
素子が用いられている。その理由は、上記と同じく、常
開スイッチ１７ｇが閉成動作中に共通信号線１８ｃの電
位がインバータゲート３の出力側の電位よりも高くなっ
たことによって大電流が共通信号線１８ｃ側からインバ
ータゲート３の出力側に流れ込むのを制限するためであ
る。なお、電流制限用抵抗４ａ、４ｂには、同一抵抗値
の素子が用いられている。前記共通信号線１８ｂ上に現
われる信号波形については、後に第３図（Ｂ）を参照し
ながら説明する（共通信号線１８ｃ上に現われる信号波
形については、上記共通信号線１８ｂに係る信号波形の
説明内容と同一であるので、説明を省略する）。

遅延回路２は、共通信号線１８ａ１信号線１９、ａを通
してクロック信号発生器１から出力されるクロックパル
ス信号を受ける。そして、二の受けたクロックパルス信
号を、第３図（Ｃ）にて示すように、時間ｔ１だけ遅延
させて出力する。

遅延回路２から出力されたクロックパルス信号は、信号
線１９ａを通してＤフリップフロップ９のクロックパル
ス入力端子に、又、信号線１９ｂを通してＤフリップフ
ロップ１１のクロックパルス入力端子に、夫々供給され
る。これと同時に、遅延回路２から出力されたクロック
パルス信号は、信号線１９ｃを通してインバータゲート
７に印加され、インバータゲート７にて論理レベルが反
転される。インバータゲート７にて論理レベルが反転さ
れた後の上記クロックパルス信号は、信号線１９ｄを通
してＤフリップフロップ１０のクロックパルス入力端子
に、又、信号線１９ｅを通してＤフリップフロップ１２
のクロックパルス入力端子に、夫々供給されることとな
る。本実施例に係るスイッチの開／閉動作検出装置に、
遅延回路２を設けることとした理由は、共通信号線１８
ａを通るクロックパルス信号が、ダイオード（１４ａ。

１４ｂ、１６ａ、１６ｂ）　、常開スイッチ（１５ａ、
１５ｂ、１７ａ、１７ｂ）及び共通信号線１８ｂ、１８
ｃを通ることによって生ずる伝送の遅延、信号の反射に
起因した波形くずれの影響を受けないようにするためで
ある。即ち、上記経路を辿って各Ｄフリップフロップ９
〜１２のデータ入力端子に到達したクロックパルス信号
が安定状態となるｔ１時間経過後に、各Ｄフリップフロ
ップ９〜１２が、クロックパルス信号の保持動作を開始
するようにした。

スイッチ部５は、既に説明した内容から明らかなように
、ダイオード１４ａ、１４ｂ、１６ａ。

１６ｂと、常開スイッチ１５ａ、１５ｂ、１７ａ。

１７ｂとを具備した構成となっている。即ち、ダイオー
ド１４ａと常開スイッチ１５ａの直列接続体と、ダイオ
ード１４ｂと常開スイッチ１５ｂの直列接続体とは、共
通信号線１８ａ１共通信号線１８ｂに対して互いに並列
になるように接続されている。上記常開スイッチ１５ａ
と常開スイッチ１５ｂとで１組のスイッチとなっている
。同様に、ダイオード１６ａと常開スイッチ１７ａの直
列接続体と、ダイオード１６ｂと常開スイッチ１７ｂの
直列接続体とは、共通信号線１８ａ１共通信号線１８ｃ
に対して互いに並列になるように接続されている。上記
常開スイッチ１７ａと常開スイッチ１７ｂとで別の１組
のスイッチとなっている。

ダイオード１４ａは、ダイオード４ｂとは逆方向に接続
されている。即ち、ダイオード１４ａは、そのアノード
端子かクロック信号発生器１側と接続されており、又、
そのカソード端子が常開スイッチ１５ａ側と接続されて
いる。他方、ダイオード１４ｂは、そのアノード端子が
常開スイッチ１５ｂ側と接続されており、又、そのカソ
ード端子がクロック信号発生器１側と接続されている。

上記と同様に、ダイオード１６ａは、ダイオード１６ｂ
とは逆方向に接続されている。即ち、ダイオード１６ａ
は、そのアノード端子がクロック信号発生器１側と接続
されており、又、そのカソード端子が常開スイッチ１７
ａ側と接続されている。他方、ダイオード１６ｂは、そ
のアノード端子が常開スイッチ１７ｂ側と接続されてお
り、又、そのカソード端子がクロック信号発生器１側と
接続されている。

常開スイッチ１５ａ、１５ｂ、１７ａ、１７ｂには、例
えば、マイクロスイッチのごときや手動で閉成動作する
所謂パネルスイッチのごときが使用されている。既に説
明した内容から明らかなように、常開スイッチ１５ａ、
１５ｂ、１７ａ。

１７ｂは、例えばボタン電話装置の自動組立機等におい
て、２個のピストン機構の最大ストロークと最小ストロ
ークとを各々別に検出するため、或いは、操作パネル上
の操作スイッチを手動で操作したことを検出するために
設置されているものである。本実施例では、常開スイッ
チを用いることとしたが、常閉スイッチを用いることと
しても差支えない。

上述したダイオード１４ａは、常開スイッチ１５ａが閉
成動作したことにより、共通信号線１８ａの方が共通信
号線１８ｂより電位が高ければ、ダイオード４ａを通し
て電流が流れる。即ち、共通信号線１８ａか論理レベル
“Ｈ”であれば、インバータゲート３の出力側の電位は
論理レベル“Ｌ”であるが、ダイオード１４ａを通して
電流が流れるため、共通信号線１８ｂの電位は上昇し、
電流制限用抵抗４ａにも微小な電流が流れることとなる
。しかるに、ダイオード１４ａの内部抵抗や該ダイオー
ド１４ａの順方向電圧降下は無視出来るので、共通信号
線１８ｂの論理レベルは“Ｈ”となる。一方、共通信号
線１８ａの論理レベルが“Ｌ”のときには、インバータ
ゲート３の出力側の電位は、論理レベル″Ｈ”となるが
、ダイオード１４ａは逆方向に電圧がかかるので不導通
となる。そのため、共通信号線１８ｂの電位は、論理レ
ベル“Ｈ″となる。即ち、常開スイッチ１５ａのみが閉
成動作したときの共通信号線１８ｂ上に現われる信号波
形の論理レベルは、常開スイッチ１５ａの閉成動作中、
クロック信号発生器１から出力されるクロックパルス信
号の論理レベルの如何に拘らず、常に論理レベル“Ｈ”
である（第３図（Ｂ）、時刻Ｔ　〜時刻Ｔ２の信号波形
参照）。

■ 上記ダイオード１４ｂは、常開スイッチ１５ｂが閉成動
作したことにより、共通信号線１８ａの方が共通信号線
１８ｂより電位が低ければ、ダイオード１４ｂを通して
電流が流れる。そのため、ダイオニド１４ａの項で説明
したのと同様の理由により、常開スイッチ１５ｂのみが
閉成動作したとき、クロック信号発生器１から出力され
るクロックパルス信号の論理レベルの如何に拘らず、共
通信号線１８ｂは常に論理レベル“Ｌ”である（第３図
（ｂ）、時刻Ｔ　〜時刻Ｔ４の信号波形参照）。

なお、常開スイッチ１５ａと、常開スイッチ１５ｂとが
同時に閉成動作しているときには、共通信号線１８ａが
論理レベル“Ｈ′である時間はダイオード１４ａが導通
となり、又、共通信号線１８ａが論理レベル“Ｌ”であ
る時間はダイオード１４ｂが導通となる。ダイオード１
４ａとダイオード１４ｂの内部抵抗や順方向電圧降下は
無視できる大きさであるので、クロック信号発生器１か
ら共通信号線１８ａに出力されるクロック信号が略その
まま共通信号線１８ｂ上に現われることとなる。

Ｄフリップフロップ９は、第３図、時刻Ｔ１で常開スイ
ッチ１５ａが閉成動作した後、遅延回路２から出力され
た最初のクロックパルス信号の立上りの時点（即ち、時
刻Ｔ　から時間ｔ２が経過した時点）で、共通信号線１
８ｂ上に現われる論理レベル“Ｈｌの保持を開始する。

Ｄフリップフロップ９による論理レベル“Ｈ″の保持は
、時刻Ｔ８で常開スイッチ１５ａが開放状態となった後
、遅延回路２から出力された最初のクロックパルス信号
の立上りに時点（即ち、時刻Ｔ３から時間ｔ３が経過し
た時点）で解除される（第３図（Ｄ）の信号波形参照）
。このＤフリップフロップ９による論理レベル“Ｈ”の
保持動作は、途中、即ち、時刻Ｔ２で常開スイッチ１５
ｂが閉成動作し、共通信号線１８ｂ上の信号波形の論理
レベルが“Ｈ″から“Ｌ”に変化してもこれとは無関係
に継続される。その理由は、時刻Ｔ　〜時刻Ｔ３までの
間、第３図（Ｃ）にて示すクロックパルス信号の立上り
の時点における第３図（Ｂ）にて示す共通信号線１８ｂ
上の論理レベルが“Ｈ″になっていることから明らかで
ある。Ｄフリップフロップ９は、信号線２１ａを通して
マイクロコンピュータ１３に対し、第３図（Ｄ）にて示
す信号を出力する。

Ｄフリップフロップ１０は、第３図、時刻Ｔ２で常開ス
イッチ１５ｂが閉成動作した後、遅延回路２からインバ
ータゲート７を通して出力された最初のクロックパルス
信号の立上りの時点（即ち、時刻Ｔ　から時間ｔ２が経
過した時点：インパータゲート７から出力されるクロッ
クパルス信号は、第３図（Ｅ）にて図示）で、共通信号
線１８ｂ上に現われ信号線２０Ｃ１インバータゲート６
を通して出力された論理レベル“Ｈ”の保持を開始する
（このときの共通信号線１８ｂ上に現われる信号波形の
論理レベルは、当然、“Ｌ２となっている）。Ｄフリッ
プフロップ１０による論理レベル“Ｈ”の保持は、時刻
Ｔ４で常開スイッチ１５ｂが開放状態となった後、遅延
回路２からインバータゲート７を通して出力された最初
のクロックパルス信号の立上りの時点（即ち、時刻Ｔ４
から時間ｔ′３．が経過した時点）で解除される（第３
図（Ｆ）の信号波形参照）。このＤフリップフロップ１
０による論理レベル″Ｈ＃の保持動作は、常開スイッチ
１５ａの閉成動作の影響を受けない。

その理由は、時刻Ｔ　〜時刻Ｔ３までの間、第３図（Ｅ
）にて示すクロックパルス信号の立上りの時点における
第３図（Ｂ）にて示す共通信号線１８ｂ上の論理レベル
が“Ｌ”になっていることから明らかである。Ｄフリッ
プフロップ１０は、信号線２１ｂを通してマイクロコン
ピュータ１３に対し、第３図（Ｆ）にて示す信号を出力
する。

なお、スイッチ部５を構成するダイオード１６　ａ　、
１６　ｂ　ｓ常開スイッチ１７ａ、１７ｂを始め、電流
制限用抵抗４ｂ、共通信号線１８Ｃ１インバータゲート
８、信号線１９ｂ、１９ｅ。

２０ｄ、Ｄフリップフロップ１１．１２に関連する動作
説明に関しては、上述した内容と同一であるので省略す
る。

前述した時間遅れｔ　やｔ′、ｔ　　やｔ′の最大値は
、クロックパルス信号の１周期となるので、常開スイッ
チ１５ａ、１５ｂ、１７ａ。

１７ｂの開／閉動作が速い時には、クロックパルス信号
の周波数が高くなるようにクロック信号発生器１を調整
する。上記において、常開スイッチ１５ａ、１５ｂ、１
７ａ、１７ｂにそれらの開／閉動作に伴うチャタリング
があるときは、クロックパルス信号の周波数が低くなる
ようにクロック信号発生器１を調整すると良い。例えば
、上記チャタリングが５ｍ秒である場合には、クロック
パルス信号の周波数を１００Ｈｚ、即ち、クロックパル
ス信号の１周期を１０ｍ秒に調整すれば、チャタリング
の影響をなくすことができる。

本実施例では、マイクロコンピュータ８に、並列処理ビ
ット数が８ビツトのマイクロコンピュータを使用するこ
ととしたが、並列処理ビット数が４ビツトや１６ビツト
のマイクロコンピュータを使用することとしてもよく、
本発明に係るマイクロコンピュータは、並列処理ビット
数が８ビツトのマイクロコンピュータに限定されない。

又、マイクロコンピュータに代えて、プログラマブルコ
ントローラを使用することとしても勿論差支えない。

以上説明したように、本発明の一実施例によれば、２個
のスイッチ１５ａ、１５ｂ　（又は１７ａ。

１７ｂ）を１組として各スイッチに対し互いに逆方向に
なるようにダイオード１４ａ、１４ｂ　（又は１６ａ、
１６ｂ）を接続し、一方のスイッチが閉成動作したとき
と他方のスイッチが閉成動作したときとで、クロック信
号発生器１から与えられるクロックパルス信号の別の論
理レベルが共通信号線１８ｂ　（１８ｃ）上に現われる
ようにし、これら共通信号線上に現われた論理レベル信
号（又は、インバータゲート６．８で論理レベルが反転
された後の論理レベル信号）を、遅延回路２から出力さ
れるクロックパルス信号の立上り（又は、インバータゲ
ート７で論理レベルが反転された後のクロックパルス信
号の立上り）により規定される時間、Ｄフリップフロッ
プ９〜１２で保持することとしたので、本実施例のよう
に、４個のスイッチが接続されている場合は、スイッチ
の数より１少ない３本の共通信号線（１８ａ、１８ｂ。

１８Ｃ）で、これら各スイッチの接続が可能となり、信
号線の接続本数を減らすことか可能となった０又、マイ
クロコンビコータ１３がデータの読取りを実行する時期
か前記各スイッチの閉成動作時期より多少遅れたとして
も、正確にデータ読取りが行なえるようになった。

第２図は、本発明の他の実施例に従うスイッチの開／閉
動作検出装置の全体的な回路構成を示した図である。第
２図にて図示したスイッチの開／閉動作検出装置では、
第１図にて示した装置で使用したインバータゲート３、
電流制限用抵抗４ａ（又は４ｂ）に代えて、電流バッフ
ァアンプ３１、第１コンパレータ３２、第２コンパレー
タ３３、基準値電圧発生回路３４、抵抗３５を設けるこ
ととした。なお、図示と説明の都合上、スイッチ部５で
はダイオード１４　ａ　＋　　１４　ｂ　ｓ常開スイッ
チ１５ａ、１５ｂのみを記載し、又、第１図にて図示し
た装置と同一物には同一符号を付してそれらの説明を省
略することとした。

第２図・において、 基準値電圧発生回路３４は、正の電源Ｖｃｃとアースと
の間に接続されている分圧抵抗器によって構成されてい
る。基準値電圧発生回路３４は、電流バッファアンプ３
１の非反転入力端子に対しては、信号線３７ａを通して
基準値電圧Ｖｃを供給するようになっており、又、第１
コンパレータ３２の反転入力端子に対しては、信号線３
６ｃを通して基準値電圧ｈｒｅｒ、を供給するようにな
っている。同様に、第２コンパレータ３３の非反転入力
端子に対しては、信号線３６ｄを通して基準値電圧ｆｒ
ｅｔ、を供給するようになっている。ここで、基準値電
圧発生回路３４から電流バッファアンプ３１に対して供
給される基準値電圧Ｖｃは、例えに設定されている。又
、基準値電圧発生回路３４から第１コンパレータ３２に
対して供給される基準値電圧ｈｒｅｆ’、は、Ｖｃｃ＞
ｈｒｅｆ、　＞　Ｖ　ｃ　ｌ：なるように設定されてお
り、更に、基準値電圧発生回路３４から第２コンパレー
タ３３に対して供給される基準値電圧Ｉｒｅｆ、は、Ｖ
Ｃ＞Ｉｒｅｆ、　＞Ｖｅになるように設定されているも
のとする。

電流バッファアンプ３１は、ボルテージフォロワの回路
構成となっており、基準値電圧発生回路３４から信号線
３７ａを通して印加された基準値電圧Ｖｃを受けてこの
基準値電圧Ｖｃを信号線３６ａ１信号線３６ａに接続さ
れている抵抗３５を通して共通信号線１８ｂ、信号線３
６ｂに夫々供給するようになっている。電流バッファア
ンプ３１から上記経路を通して共通信号線１８ｂ１信号
線３６ｂに上記基準値電圧Ｖｃが供給されることによっ
て、スイッチ部５の両常開スイッチ１５ａ、１５ｂがと
もに開放状態にあるときには、これら各信号線３６ａ、
３６ｂ、１８ｂには基準値電圧Ｖｃが印加されているこ
ととなる。従って、常開スイッチ１５ａのみが開放状態
から閉成状態に移行した区間（（第３図（Ｇ）時刻Ｔ５
〜時刻Ｔ６では、各信号線３６ａ、３６ｂ、１８ｂに、
第３図（Ｇ）にて示すようなりロック信号（即ち、論理
レベル″Ｈ＃が前述した“ｖｈ”で論理レベル“Ｌ−が
前記“Ｖｃ”のクロック信号）が印加されることとなる
。同様に、常開スイッチ１５ｂのみが閉成状態にある区
間（第３図（Ｇ）、時刻Ｔ　〜時刻Ｔ８には、各信号線
３６ａ、３６ｂ。

１８ｂに、第３図（Ｇ）にて示すようなりロック信号（
即ち、論理レベル“Ｈ”が前記“Ｖｃ“で論理レベル“
Ｌ”が前記“ｖｌ”のクロック信号が印加されることと
なる。

更に、上述した常開スイッチ１５ａ１常開スイツチ１５
ｂの両方が閉成状態にある区間（第３図（Ｇ）、時刻Ｔ
　〜時刻Ｔ７）では、各信号線３６ａ、３６ｂ、１８ｂ
に、第３図（Ｇ）にて示すようなりロック信号（即ち、
論理レベル“Ｈ”が前述した“ｖｈ”で論理レベル“Ｌ
”が前記“ｖＩｌ＃のクロック信号）が印加されること
となる。

第１コンパレータ３２の出力側とＤフリップフロップ９
のデータ入力端子側との間は、信号線３７ｂにより接続
されており、又、第２コンパレータ３３の出力側とＤフ
リップフロップ１０のデータ入力端子側との間は、信号
線３７ｃにより接続されている。

第１コンパレータ３２は、基準値電圧発生回路３４から
信号線３６ｃを通して反転入力端子に印加される基準値
電圧ｈｒｅｆ’　、のレベルと、共通信号線１８ｂを通
して非反転入力端子に印加される第３図（Ｇ）にて示し
た信号波形のレベルとを比較する。上記比較の結果、第
３図（Ｇ）にて示した信号波形のレベルが基準値電圧ｈ
ｒｅｆ　、のレベルよりも高いと判断すると、第１コン
パレータ３２は、信号線３７ｂを通してＤフリップフロ
ップ９のデータ入力端子に対し、論理レベル“Ｈ″の電
圧レベル信号を出力する。上記とは逆に、第３図（Ｇ）
にて示した信号波形のレベルが基準値電圧ｈｒｅｆ　。

のレベルよりも低いと判断すると、第１コンパレータ３
２は、信号線３７ｂを通してＤフリップフロップ９のデ
ータ入力端子に対し論理レベル“Ｌ゛の電圧レベル信号
を出力するようになっている（第３図（Ｈ）の信号波形
参照）。

第２コンパレータ３３は、基準値電圧発生回路３４から
、信号線３６ｄを通して非反転入力端子に印加される基
準値電圧１ｅｅｆ、のレベルと、信号線３６ｂを通して
反転入力端子に印加される第３図（Ｇ）にて示した信号
波形のレベルとを比較する。

上記比較の結果、第３図（Ｇ）にて示した信号波形のレ
ベルが基準値電圧１ｒｅＬのレベルよりも低いと判断す
ると、第２コンパレータ３３は、信号線３７ｃを通して
Ｄフリップフロップ１０のデータ入力端子に対し、論理
レベル“Ｈ″の電圧レベル信号を出力する。上記とは逆
に、第３図（Ｇ）にて示した信号波形のレベルが基準値
電圧１ｒｅｆ。

のレベルよりも高いと判断すると、第２コンパレータ３
３は、信号線３７ｃを通してＤフリップフロップ１０の
データ入力端子に対し、論理レベル″Ｌ’の電圧レベル
信号を出力するようになっている（第３図（１）の信号
波形参照）。

上記内容から既に明らかなように、常開スイッチ１゛５
ａ、常開スイッチ１５ｂの両方の閉成動作が重なったと
きでも、二゛れによって第１コンパレータ３２、第２コ
ンパレータ３３による論理レベル比較の判断は影響を受
けることがない。

Ｄフリップフロップ９は、信号線１９ａを通して遅延回
路２から出力されるクロックパルス信号（第３図（Ｃ）
にて図示）と、信号線３７ｂを通して第１コンパレータ
３２から出力される論理レベル信号（第３図（Ｈ）にて
図示）とを受ける。

そして、第３図（Ｊ）にて示すように、時刻Ｔ’５〜時
刻Ｔ′７の間、論理レベル“Ｈ”の信号を保持し続ける
。Ｄフリップフロップ９により保持される論理レベル“
Ｈ”の信号は、信号線２１ａを通してマイクロコンピュ
ータ１３に印加される。

同様に、Ｄフリップフロップ１０は、遅延回路２から出
力され、信号線１９ｄ、インバータゲート７を通して与
えられたクロックパルス信号（第３図（Ｅ）にて図示）
と、信号線３７ｃを通して第２コンパレータ３３から出
力される論理レベル信号（第３図（１）にて図示）とを
受ける。そして、第３図（Ｋ）にて示すように、時刻Ｔ
′６〜時刻Ｔ′８の間、論理レベル“Ｈ′の信号を保持
し続ける。Ｄフリップフロップ１０により保持される論
理ルベル“Ｈ″の信号は、信号線２’ｌｂを通してマイ
クロコンピュータ１３に印加される。

上述した本発明の他の実施例に従うスイッチの開／閉動
作検出装置では、共通信号線１８ｂを始めとする信号線
３６ａ、３６ｂの電圧レベルは、電圧値“Ｖｃ“を基準
として“ｖｈ”から“Ｖρ″までの間で変化する。従っ
て、第１コンパレータ３２、第２コンパレータ３３は、
片電源動作（０〜Ｖｃｃ）　Ｌか行なわないので、これ
ら第１コンパレータ３２、第２コンパレータ３３に、電
流バッファアンプ３１と同種のアンプを使用することも
可能である。

〔発明の効果〕

以上説明したように、本発明によれば、第１の論理レベ
ル保持手段により保持された前記一方の論理レベルが前
記第１の論理レベル保持手段から出力されているときに
は、第１のスイッチが閉成動作していると判断し、第２
の論理レベル保持手段により保持された前記一方の論理
レベルが前記第２の論理レベル保持手段から出力されて
いるときには、第２のスイッチが閉成動作していると判
断するとともに、前記一方の論理レベルが前記両論理レ
ベル保持手段から出力されていないときには、前記両ス
イッチは開放状態にあると判断することとしたので、必
要な配線数は、使用するスイッチ数の半分に共通信号線
１本分を加えた数であるような回路構成とすることによ
って、コスト高となるのを防止することが可能なスイッ
チの開／閉動作検出装置を提供することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例に従うスイッチの開／閉動
作検出装置の全体的な回路構成を示した図、第２図は、
本発明の他の実施例に従うスイッチの開／閉動作検出装
置の全体的な回路構成を示した図、第３図は、前記第１
図及び前記第２図にて図示した各部の動作を示すタイミ
ングチャート、第４図は、従来技術に従うスイッチの開
／閉動作検出装置の全体的な回路構成を示した図である
。 １・・・クロック信号発生器、 ９．１０．１１．１２・・・Ｄフリップフロップ、１３
・・・マイクロコンピュータ、 １４ａ、１４ｂ、１６ａ、１６ｂ−・・ダイオード、１
５ａ、１５ｂ、１７ａ、１７ｂ−＝常開スイッチ、３１
・・・電流バッフ７アンプ、３２・・・第１コンパレー
タ、３３・・・第２コンパレータ、３４・・・基準値電
圧発生回路。 出願人代理人　　佐　　藤　　−雄

Claims (1)

1. 【特許請求の範囲】 １、外部から加えられた圧力、又はその解除によって接
   点が開／閉せしめられる第１のスイッチ及び第２のスイ
   ッチを１組とした少なくとも１組以上のスイッチ群の開
   ／閉動作を、各々のスイッチ別に検出するスイッチの開
   ／閉動作検出装置において、 所定論理レベルの方形波パルス信号を生成して出力する
   方形波パルス信号生成、出力手段と、前記各組の第１の
   スイッチと対応させて設けられ、前記各組の第１のスイ
   ッチが閉成動作したことによって、前記方形波パルス信
   号生成、出力手段から出力された方形波パルス信号の一
   方の論理レベルのときにのみ導通状態となる第１の半導
   体スイッチング手段と、 前記各組の第２のスイッチと対応させて設けられ、前記
   各組の第２のスイッチが閉成動作したことによって、前
   記方形波パルス信号生成、出力手段から出力された方形
   波パルス信号の他方の論理レベルのときにのみ導通状態
   となる第２の半導体スイッチング手段と、 前記各組の第１のスイッチと対応させて設けられ、前記
   第１のスイッチが閉成動作せしめられたときを経過した
   後に、前記第１の半導体スイッチング手段を通して与え
   られる前記方形波パルス信号の一方の論理レベルを受け
   て、該受けた時点より前記第１のスイッチが開放状態と
   なったときを経過した後の時点までの間、前記一方の論
   理レベルの保持を継続する第１の論理レベル保持手段と
   、前記各組の第２のスイッチと対応させて設けられ、前
   記第２のスイッチが閉成動作せしめられたときを経過し
   た後に、前記第２の半導体スイッチング手段を通して与
   えられる前記方形波パルス信号の他方の論理レベルを受
   けて、該受けた時点より前記第２のスイッチが開放状態
   となったときを経過した後の時点までの間、前記一方の
   論理レベルの保持を継続する第２の論理レベル保持手段
   と、前記一方の論理レベルが前記第１の論理レベル保持
   手段から出力されているときには、前記第１のスイッチ
   が閉成動作していると判断し、前記一方の論理レベルが
   前記第２の論理レベル保持手段から出力されているとき
   には、前記第２のスイッチが閉成動作していると判断す
   るとともに、前記一方の論理レベルが前記両論理レベル
   保持手段から出力されていないときには、前記両スイッ
   チは開放状態にあると判断する判断手段と、 を備えたことを特徴とするスイッチの開／閉動作検出装
   置。 ２、請求項１記載のスイッチの開／閉動作検出装置にお
   いて、 前記方形波パルス信号生成、出力手段から出力された方
   形波パルス信号を受けて、これを所定時間遅延させて出
   力する方形波パルス信号遅延出力手段と、 前記方形波パルス信号遅延出力手段から出力された方形
   波パルス信号の論理レベルを反転して前記第２の論理レ
   ベル保持手段に出力する第１の論理レベル反転出力手段
   と、 前記方形波パルス信号、生成出力手段から出力された方
   形波パルス信号を受けて、この論理レベルを反転して出
   力する第２の論理レベル反転出力手段と、 前記第２の論理レベル反転出力手段から出力された方形
   波パルス信号と、前記第１、第２のスイッチが閉成動作
   せしめられたときにこれら各スイッチを通して夫々出力
   される前記方形波パルス信号とによって決まる一方の論
   理レベル、他方の論理レベルを反転して前記第２の論理
   レベル保持手段に出力する第３の論理レベル反転出力手
   段と、を備え、 前記方形波パルス信号生成、出力手段は、高論理レベル
   が正の電源電圧と略等しい値に設定され、低論理レベル
   が略０Ｖに設定されたクロックパルス信号を生成して出
   力するクロック信号発生器であり、 前記各組の第１のスイッチと前記各組の第２のスイッチ
   とは、互いに並列になるように前記クロック信号発生器
   と前記第１の論理レベル保持手段、第３の論理レベル反
   転出力手段との間に接続されており、 前記第２の論理レベル反転出力手段は、前記第１、第２
   のスイッチに対して並列に接続されており、 前記第１の半導体スイッチング手段は、前記第１のスイ
   ッチが閉成動作したことにより前記クロック信号発生器
   から出力されたクロックパルス信号の高論理レベルで導
   通状態となるように、前記第１のスイッチとクロック信
   号発生器との間に接続されたダイオードであり、 前記第２の半導体スイッチング手段は、前記第２のスイ
   ッチが閉成動作したことにより前記クロック信号発生器
   から出力されたクロックパルス信号の低論理レベルで導
   通状態となるように、前記第２のスイッチとクロック信
   号発生器との間に接続されたダイオードであり、 前記第１の論理レベル保持手段は、前記第１のスイッチ
   を通して与えられたクロックパルス信号の一方の論理レ
   ベルを、前記第１のスイッチが閉成動作せしめられた後
   に前記方形波パルス信号遅延出力手段から与えられる最
   初のクロックパルス信号の立上り時又は立下り時から、
   前記第１のスイッチが開放状態となった後に前記方形波
   パルス信号遅延出力手段から与えられる最初のクロック
   パルス信号の立上り時又は立下り時までの間保持するＤ
   フリップフロップであり、 前記第２の論理レベル保持手段は、前記第２のスイッチ
   と前記第３の論理レベル反転出力手段とを通して与えら
   れたクロックパルス信号の一方の論理レベルを、前記第
   ２のスイッチが閉成動作せしめられた後に前記方形波パ
   ルス信号遅延出力手段と前記第１の論理レベル反転出力
   手段とを通して与えられる最初のクロックパルス信号の
   立上り時又は立下り時から、前記第２のスイッチが開放
   状態となった後に前記方形波パルス信号遅延出力手段と
   前記第１の論理レベル反転出力手段とを通して与えられ
   る最初のクロックパルス信号の立上り時又は立下り時ま
   での間保持するＤフリップフロップであることを特徴と
   するスイッチの開／閉動作検出装置。 ３、請求項１記載のスイッチの開／閉動作検出装置にお
   いて、 前記方形波パルス信号生成、出力手段から出力された方
   形波パルス信号を受けて、これを所定時間遅延させて出
   力する方形波パルス信号遅延出力手段と、 前記方形波パルス信号遅延出力手段から出力された方形
   波パルス信号の論理レベルを反転して前記第２の論理レ
   ベル保持手段に出力する論理レベル反転出力手段と、 を備え、 前記方形波パルス信号生成、出力手段は、高論理レベル
   が正の電源電圧と略等しい値に設定され、低論理レベル
   が略０Ｖに設定されたクロックパルス信号を生成して出
   力するクロック信号発生器であり、 前記各組の第１のスイッチと前記各組の第２のスイッチ
   とは、互いに並列になるように前記クロック信号発生器
   と前記第１の論理レベル保持手段、第２の論理レベル保
   持手段との間に接続されており、 前記第１の半導体スイッチング手段は、前記第１のスイ
   ッチが閉成動作したことにより前記クロック信号発生器
   から出力されたクロックパルス信号の高論理レベルで導
   通状態となるように、前記第１のスイッチとクロック信
   号発生器との間に接続されたダイオードであり、 前記第２の半導体スイッチング手段は、前記第２のスイ
   ッチが閉成動作したことにより前記クロック信号発生器
   から出力されたクロックパルス信号の低論理レベルで導
   通状態となるように、前記第２のスイッチとクロック信
   号発生器との間に接続されたダイオードであり、 前記第１の論理レベル保持手段は、 前記第１、第２のスイッチの閉成動作に対応して与えら
   れた論理レベル信号が、予め設定された第１の基準電圧
   値よりも高いときにのみ前記一方の論理レベルの電圧レ
   ベル信号を出力する第１の比較回路と、 前記第１の比較回路から出力される前記一方の論理レベ
   ルの電圧レベル信号を、前記第１のスイッチが閉成動作
   せしめられた後に前記方形波パルス信号遅延出力手段か
   ら与えられる最初のクロックパルス信号の立上り時又は
   立下り時から、前記第１のスイッチが開放状態となった
   後に前記方形波パルス信号遅延出力手段から与えられる
   最初のクロックパルス信号の立上り時又は立下り時まで
   の間保持するＤフリップフロップとを有し、前記第２の
   論理レベル保持手段は、 前記第１、第２のスイッチの閉成動作に対応して与えら
   れた論理レベル信号が、予め前記第１の基準電圧値より
   低く設定されている第２の基準電圧値よりも低いときに
   のみ前記一方の論理レベルの電圧レベル信号を出力する
   第２の比較回路と、前記第２の比較回路から出力される
   前記一方の論理レベルの電圧レベル信号を、前記第２の
   スイッチが閉成動作せしめられた後に前記方形波パルス
   信号遅延出力手段と前記論理レベル反転出力手段とを通
   して与えられる最初のクロックパルス信号の立上り時又
   は立下り時から、前記第２のスイッチが開放状態となっ
   た後に前記方形波パルス信号遅延出力手段と前記論理レ
   ベル反転出力手段とを通して与えられる最初のクロック
   パルス信号の立上り時又は立下り時までの間保持するＤ
   フリップフロップとを有することを特徴とするスイッチ
   の開／閉動作検出装置。