JPH02235156A - 情報処理装置 - Google Patents

情報処理装置

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JPH02235156A
JPH02235156A JP1057303A JP5730389A JPH02235156A JP H02235156 A JPH02235156 A JP H02235156A JP 1057303 A JP1057303 A JP 1057303A JP 5730389 A JP5730389 A JP 5730389A JP H02235156 A JPH02235156 A JP H02235156A
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JP
Japan
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external memory
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wait
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JP1057303A
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Akihiro Shimura
明弘 志村
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Canon Inc
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol

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  • General Physics & Mathematics (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＲＯＭカード等の交換可能な外部メモリを有
する情報処理装置に関するものである。
［従来の技術］ 従来、情報処理装置において、交換可能な外部メモリに
対するＣＰＵのアクセス時のウェイトステート数は、内
蔵のハードウエアにより固定となるように構成されてい
るかあるいは、外部メモリ側にウェイトステート数を制
御するハードウエアを設けるように構成されている。
［発明が解決しようとしている問題点コしかしながら、
上記従来例では、次のような欠点があった。
（１）外郎メモリに対するｃＰＵのアクセス時のウェイ
トステート数が内蔵ハードウエアにより固定となるよう
に構成された場合、外部メモリとしてアクセス・スピー
ドの速いメモリすなわちＣＰＵのアクセス時のウェイト
ステート数が固定されている値より少なくても動作可能
なメモリを用いた場合にもウェイトステート数が固定で
あるため処理速度は向上しない。
（２）外部メモリに対するＣＰＵのアクセス時のウェイ
トステート数が外部メモリ側のウェイトステート数を制
御するハードウェアにより制御されるように構成された
場合、個々の外部メモリにウェイトステート数を制御す
るハードウエアが必要となる。
また外部メモリとのインターフェイス上にウェイトステ
ート数を制御するための信号線が必要となる。
［問題点を解決するための手段及び作用］木発明によれ
ば、アクセスのウェイトステート数に関する情報を有し
、各種データを記憶するための交換可能な単数または複
数の外部記憶手段と、該外部記憶手段にアクセスし、該
外部記憶手段に記憶されたデータを処理する処理手段と
、前記単数または複数の外部記憶手段から、アクセスの
ウェイトステート数に関する情報を読取る読取手段と、
該読取手段で読取ったアクセスのウェイトステート数に
関する情報に基づいて、前記処理手段の前記単数または
複数の外部記憶手段に対するアクセスのウェイトステー
ト数を設定する設定手段と、該設定手段に設定されたウ
ェイトステート数に基づいて、前記処理手段のアクセス
を制御する制御手段とを設けることにより、外部メモリ
側にウェイトステート数を制御するハードウェアを用意
することなく、外部メモリのアクセススピードに応じた
ウェイトステート数で外部メモリをアクセスすることを
可能にしたものである。
［実施例］ 第１図は本発明装置の一実施例を示す図である。
同図において１は全体の制御を行なうＣＰＵである。ま
た２はＣＰＵ　１の制御対象を指示するアドレス信号を
転送するアドレスバスであり、３は装置各部で相互にデ
ータを転送するデータバスである．４はＲＯＭであり、
後述するウェイトステート数設定処理のためのプログラ
ム等の各種プログラム、データ等を格納している。本実
施例ではＲＯＭとしたが、プログラム、データ等を格納
する機能を持つものであれば、必らずしもＲＯＭでなく
てもよい。５はＲＡＭでありＣＰＵ　１のワークエリア
として用いられる。６は外部メモリインターフェイス回
路であり、通常、バッファ等で構成される。７は外部メ
モリであり、ＲＯＭ，ＮＶＲＡＭ等の不輝発性メモリを
含むものとする。外部メモリ７は外部メモリインターフ
ェイス回路６を介しＣＰＵ　１によりアクセスされる。
８はプログラマブルウェイトステート数制陣回路であり
、ＣＰＵＩが外部メモリ７をアクセスする際のウェイト
ステート数を制御する．プログラマシルウェイトステー
ト数制御回路８はＣＰＵＩによりプログラムで設定され
たウェイトステート数に従いＣＰＵＩが外部゜メモリ７
にアクセスする際のウェイトステート数を制御する。９
はプログラマブルウェイトステート数制御回路８からＣ
ＰＵ１に出力されるウェイトステート制御信号である。
第２図は、外部メモリ７に対するウェイトステート数を
設定する処理のフローチャートである． 以下、第２図のフローチャートに従い、外部メモリ７に
対するウェイトステート数を設定する処理を説明する。
まず、ステップＳＩＯにおいて、外部メモリ７に対する
アクセスの前に、プログラマブルウェイトステート数制
御回路８に、設定可能な最大のウェイトステート数を設
定する。次にステップ３１１で、ＣＰＵＩは、外部メモ
リ７から外部メモリインターフェイス回路６を介してあ
らかじめ外部メモリ７上のＲＯＭ，ＮＶＲＡＭ等に設定
されているウェイトステート数情報を読み取る．このウ
ェイトステート数情報はウェイトステート数そのものの
データであってもよいし、外部メモリ７のアクセスタイ
ムであってもい．ステップＳ１２では、ステップＳｌｌ
にて得られたウェイトステート数情報に基づき、ウェイ
トステート数を決定する。得られたウ↓イトステート数
情報がウェイトステート数そのもののデータであるとき
は、ウェイトステート数情報がそのままウェイトステー
ト数となり、ウェイトステート数情報が外部メモリ７の
アクセスタイムである場合は、そのアクセスタイムから
ｃｐｕｔｉでの演算によりウェイトステート数を求める
。ステップ３１３においては、ステップＳ１２で決定し
たウェイトステート数を、プログラマブルウエイトステ
ート数制御回路８に設定する。
上記手続きを実行することによりＣＰＵＩが外部メモリ
７を外部メモリインターフエイス回路６を介してアクセ
スする際のウェイトステート数がプログラマブルウェイ
トステート制御回路８に設定され、以降設定れたウェイ
トステート数で外部メモリ７がＣＰＵＩからアクセスさ
れることになる。
上記実施例によって、外部メモリ７側にウェイトステー
ト数を制御するハードウェアを用意することなく、外部
メモリ７のアクセススピードに応じたウェイトステート
数でＣＰＵＩは外部メモリをアクセスすることが可能と
なる。
［他の実施例］ 上記実施例においては、外部メモリ７上のメモリのウェ
イトステート数は単一の値としたが、外部メモリ上に異
なるウェイトステート数のメモリが混在していてもよい
。その場合は、第１図の構成において、外部メモリ７上
のウェイトステート数の異なる各々のメモリにあらかじ
めウェイトステート数情報を設定しておき、第２図のフ
ローチャートのステップ３１１では、外部メモリ７上の
各々のメモリからウェイトステート数情報を読みとり、
その最大値を外部メモリ７のウェイトステート数情報と
することにより、外部メモリ７上のメモリのうち最もア
クセススピードが遅いメモリに合わせて外部メモリ７を
アクセスすることができる。
［発明の効果］ 以上説明したように、本発明によれば、交換可能な外部
メモリに対するＣＰＵのアクセス時のウェイトステート
数情報を外部メモリから取得し、そのウェイトステート
数情報に基づき、前記外部メモリに対するＣＰＵのアク
セス時のウェイトステート数を制御することにより、外
部メモリ側にウェイトステート数を制御するハードウエ
アを用意することなく、外部メモリのアクセススピード
に応じたウェイトステート数で外部メモリをアクセスす
ることが可能になる。
【図面の簡単な説明】
第１図は、本発明の１実施例の情報処理装置のブロック
図、 第２図は、ウェイト数を設定する処理のフローチャート
である。 ｌはＣＰＵ，２はアドレスバス、３はデータバス、４は
ＲＯＭ，５はＲＡＭ，６は外部メモリインターフエイス
回路、７は外部メモリ、８はプログラマブルウェイトス
テート数制御回路、９はウェイトステート数制御信号で
ある。

Claims (1)

  1. 【特許請求の範囲】 アクセスのウェイトステート数に関する情報を有し、各
    種データを記憶するための交換可能な単数または複数の
    外部記憶手段と、 該外部記憶手段にアクセスし、該外部記憶手段に記憶さ
    れたデータを処理する処理手段と、前記単数または複数
    の外部記憶手段から、アクセスのウェイトステート数に
    関する情報を読取る読取手段と、 該読取手段で読取ったアクセスのウェイトステート数に
    関する情報に基づいて、前記処理手段の前記単数または
    複数の外部記憶手段に対するアクセスのウェイトステー
    ト数を設定する設定手段と、 該設定手段に設定されたウェイトステート数に基づいて
    、前記処理手段のアクセスを制御する制御手段とを有す
    る事を特徴とする情報処理装置。
JP1057303A 1989-03-08 1989-03-08 情報処理装置 Pending JPH02235156A (ja)

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DE69023679T DE69023679T2 (de) 1989-03-08 1990-02-28 Gerät, das fähig ist, die Anzahl von Wartezuständen für den Zugriff zu variieren.
SG1996006832A SG43275A1 (en) 1989-03-08 1990-02-28 Apparatus capable of varying number of wait states for access
US08/487,698 US5809517A (en) 1989-03-08 1995-06-07 Detachable memory apparatus capable of varying number of wait states for access based on stored timing information

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