JPH04192056A

JPH04192056A - アービトレーション方式

Info

Publication number: JPH04192056A
Application number: JP32505290A
Authority: JP
Inventors: Kenichi Sakuki; 賢一柞木; Tsukasa Aoki; 司青木
Original assignee: Fujitsu Ltd; PFU Ltd
Current assignee: Fujitsu Ltd; PFU Ltd
Priority date: 1990-11-27
Filing date: 1990-11-27
Publication date: 1992-07-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要コマルチプロセッサ装置におけるバス獲得順を制御するア
ービトレーション方式に関し、他のマスタプロセッサの
バス獲得待ち時間を減少させることで、処理効率を向上
させるようにしたアービトレーション方式を提供するこ
とを目的とし、・複数のマスタプロセッサのバス獲得順を制御し、スレー
ブメモリに対するアクセスを制御するアービトレーショ
ン方式において、前記マスタプロセッサからのバス要求信号の入力により
バス獲得信号をアサートシ、アクセス制御回路からのバ
ス要求抑止信号により前記バス獲得信号をネゲートする
アービトレーション回路と、前記マスタプロセッサから
の前記スレーブメモリに対するアクセスアドレスをデコ
ードしリトライ信号を前記マスタプロセッサに出力する
とともにバス要求抑止信号を前記アービトレーション回
路にａカし、また、前記スレーブメモリからの応答によ
り前記バス要求抑止信号をネゲートするアクセス制御回
路を備え、リトライサイクル中は前記バス要求信号を抑止するよう
に構成する。

［産業上の利用分野］本発明は、マルチプロセッサ装置におけるバス獲得順を
制御するアービトレーション方式に関する。

複数のマスタプロセッサのバス獲得順を制御するアービ
トレーション回路と、マスタプロセッサのスレーブメモ
リに対するアクセスを制御するアクセス制御回路を備え
、マスタプロセッサのバス占有権を制御するアービトレ
ーション方式においては、スレーブメモリに対するアク
セスにより起こるリトライサイクル中にも他のマスタプ
ロセッサがスレーブメモリに対してアクセスすることか
できるようにして、他のマスタプロセッサの待ち時間を
な（すことが望ましい。

［従来の技術］従来のアービトレーション方式としては、例えば次のよ
うなものがある。

すなわち、あるマスタプロセッサかクロックの立上りで
バス要求信号をアービトレーション回路にアサートする
と、この要求によりアービトレーション回路はバス獲得
信号をアサートする。

バス獲得信号がアサートされると、マスタプロセッサは
バス要求信号をネゲートし、バスに対するアクセスを開
始する。このマスタプロセッサのアクセスアドレスをア
クセス制御回路はデコードして、リトライ信号をマスタ
プロセッサに対してアサートする。リトライ信号がアサ
ートされたマスタプロセッサはリトライサイクル中はバ
スへのアクセスを中断し、再びバス要求信号をアービト
レーション回路に対してアサートする。

アービトレーション回路は、再びアサートされたバス要
求信号を認識すると、他のマスクがバスをアクセスして
いなければ、再度マスタプロセッサにバス獲得信号をア
サートし、スレーブメモリからの応答がなければ、再び
リトライ信号をアサートする。

［発明が解決しようとする課題］しかしながら、このような従来のアービトレーション方
式にあっては、あるマスタプロセッサがリトライ信号を
受けた後、再びバス要求信号をアサートしバスを獲得を
する、というような動作をスレーブメモリからの応答が
返ってくるまで幾度も行う為、バスに無駄なアクセスが
発生し他のマスクがバスを獲得するのに待ち時間が発生
するといった問題が生じていた。

本発明は、このような従来の問題点に鑑みてなされたも
のであって、他のマスタプロセッサのバス獲得待ち時間
を減少させることで、処理効率を向上させるようにした
アービトレーション方式を提供することを目的としてい
る。

［課題を解決するための手段］第１図は本発明の原理説明図である。

第１図において、１１〜１３は複数のマスタプロセッサ
、１６はマスタプロセッサ１１〜１３がアクセスするス
レーブメモリ、１４は前記マスタプロセッサ１１〜１３
からのバス要求信号の入力によりバス獲得信号をアサー
トし、アクセス制御回路１５からのバス要求抑止信号に
より前記バス獲得信号をネゲートするアービトレーショ
ン回路、１５は前記マスタプロセッサ１１〜１３からの
前記スレーブメモリ１６に対するアクセスアドレスをデ
コードしリトライ信号を前記マスタプロセッサ１１〜１
３に出力するとともにバス要求抑止信号を前記アービト
レーション回路１４に出力し、また、前記スレーブメモ
リ１６からの応答により前記バス要求抑止信号をネゲー
トするアクセス制御回路である。

［作用］本発明においては、あるマスタプロセッサがアービトレ
ーション回路に対してバス要求信号をアサートすると、
アービトレーション回路はバス獲得信号をアサートし、
これによりマスタプロセッサはバス要求信号をネゲート
してバスにアクセスを開始する。アクセス制御回路はこ
のアクセスアドレスをデコードしてスレーブメモリを認
識し、リトライ信号をマスタプロセッサにアサートする
。

マスタプロセッサはリトライサイクルを認識し、バスへ
のアクセスを中断し、一方、アクセス制御回路はアービ
トレーション回路に対するバス要求抑止信号をアサート
する。

バス要求抑止信号がアサートされたマスタプロセッサは
スレーブメモリからの応答が返ってくるまでバス要求信
号をアサートしてもアービトレーション回路には受付け
られない。一方、バス要求抑止信号がアサートされてい
る期間中は他のマスタプロセッサからのバス要求信号は
アービトレーション回路に受付けられる。

このように、あるマスタプロセッサのリトライサイクル
中において、他のマスタプロセッサのバス獲得の待ち時
間を減少することができる。その結果、処理効率を向上
させることができる。

［実施例］以下、本発明の実施例を図面に基づいて説明する。

第２図〜第４図は本発明の一実施例を示す図である。

第３図において、１１〜１３は複数のマスタプロセッサ
、１６はマスタプロセッサ１１〜１３がアクセスする低
速スレーブメモリ（スレーブメモリ）、１４はマスタプ
ロセッサ１１〜１３のバス獲得順を制御するアービトレ
ーション回路、１５はマスタプロセッサ１１〜１３の低
速スレーブメモリ１６に対するアクセスを制御するアク
セス制御回路である。

これらのマスタプロセッサ１１〜１３、低速スレーブメ
モリ１６、アービトレーション回路１４およびアクセス
制御回路１５はバス１７を介して互いに接続されている
。なお、アービトレーション回路１４は、優先順位が、
例えばマスタプロセッサ１１〉マスタプロセッサ１２〉
マスタプロセッサ１３となるように制御を行う。

次に、アービトレーション回路１４とアクセス制御回路
１５の構成を第２図に示す。

第２図において、１４Ａはマスタプロセッサ１１からの
Ｐ１バス要求信号およびアクセス制御回路１５からのＰ
１バス要要求抑止骨が入力するアンド回路、１４Ｂはマ
スタプロセッサ１２からのＰ２／＜ス要求信号およびア
クセス制御回路１５からのＰ２バス要要求抑止骨が入力
するアンド回路、１４Ｃはマスタプロセッサ１３からの
Ｐ３バス要求信号およびアクセス制御回路１５からのＰ
３バス要求抑止信号が入力するアンド回路であり、これ
らのアンド回路１４Ａ〜１４Ｃの各出力はフリップフロ
ップ１４Ｄ〜１４Ｆにそれぞれ入力する。

フリップフロップ１４ＤはＰ１バス獲得信号をマスタプ
ロセッサ１１およびアクセス制御回路１５に出力し、フ
リップフロップ１４ＥはＰ２バス獲獲得骨をマスタプロ
セッサ１２およびびアクセス制御回路１５に出力し、フ
リップフロップ１４ＦはＰ３バス獲得信号をマスタプロ
セッサ１３およびアクセス制御回路１５に出力する。

すなわち、Ｐ１〜Ｐ３バス要求信号がＨレベルになると
、Ｐ１〜Ｐ３バス獲得信号獲得子−トされ、Ｐ１〜Ｐ３
バス要求抑止信号がＬレベルになると、Ｐ１〜Ｐ３バス
要求信号はネゲートされ、Ｐ１〜Ｐ３バス獲得信号獲得
子−トしない。

１５Ｂはマスタプロセッサ１１〜１３がＰ１〜Ｐ３バス
獲得信号獲得子てバス１７に出力したアクセスアドレス
をデコードするアドレスデコード部であり、アドレスデ
コード部１５Ｂはデコードした信号をアクセス制御部１
５Ａに出力する。アクセス制御部１５Ａはアドレスデコ
ード部１５Ｂからの信号により低速スレーブメモリ１６
を認識し、Ｐ１〜Ｐ３獲得信号により、該当するマスタ
プロセッサ１１〜１３にリトライ信号を出力するととも
に、Ｐ１〜Ｐ３バス要求抑止信号（Ｌレベル）をアービ
トレーション回路１４に出力する。

また、アクセス制御部１５Ａは、低速スレーブメモリ１
６から応答があると、アービトレーション回路１４に対
するＰ１〜Ｐ３のバス要求抑止信号をネゲートする（Ｈ
レベルにする）。

次に、第４図のタイムチャートに基づいて動作を説明す
る。ここではマスタプロセッサ１１を例にとって説明す
る。

まず、マスタプロセッサ１１がクロックの立上りでＰ１
バス要要求量をアービトレーション回路１４に対してア
サートする（第４図、■参照）。

アービトレーション回路１４はマスタプロセッサ１１の
Ｐ１バス要要求量によりＰ１バス獲獲得骨をマスタプロ
セッサ１１およびアクセス制御回路１５に対してアサー
トする（第４図、■参照）。

Ｐ１バス獲獲得骨がアサートされると、マスタプロセッ
サ１１はＰ１バス要要求量をネゲートしく第４図、■参
照）、低速スレーブメモリ１６へのアクセスを開始する
（第４図、■参照）。

低速スレーブメモリ１６へのアクセスが開始されると、
アクセス制御回路１５はマスタプロセッサ１１からのア
クセスアドレスをデコードし、低速スレーブメモリ１６
を認識し、マスタプロセッサ１１に対してリトライ信号
をアサートする（第４図、■参照）。

リトライ信号がアサートされたマスタプロセッサ１１は
リトライサイクルであることを認識し、バス１７へのア
クセスを中断する（第４図、■参照）。

また、アクセス制御回路１５はマスタプロセッサ１１に
対してリド、ライ信号をアサートするとともに、Ｐ１バ
ス要要求抑止骨をアービトレーション回路１４に対して
アサートする（第４図、■参照）。

Ｐ１バス要要求抑止骨をアサートされたマスタプロセッ
サ１１は低速スレーブメモリ１６から応答が返ってくる
まで（第４図、■参照）、再びＰ１バス要要求量をアサ
ートしても（第４図、■参照）、アービトレーション回
路１４には受付けられない。すなわち、マスタプロセッ
サ１１はＰ１バス獲獲得骨を得ることができない。

一方、Ｐ１バス要要求抑止骨がアサートされている期間
Ａ中は、他のマスタプロセッサ１２．１３からのＰ２．
Ｐ３バス要要求量がアービトレーション回路１４に受付
けられる。このため、他のマスタプロセッサ１２．１３
はバス獲得の待ち時間を減少することができる。

次に、低速スレーブメモリ１６から応答が返ってくると
（第４図、■参照）、Ｐ１バス要要求抑止骨がネゲート
され（第４図、■参照）、Ｐ１バス要要求量が有効とな
り（第４図、０参照）、Ｐ１バス獲獲得骨がアサートさ
れる（第４図、１１参照）。

Ｐ１バス獲獲得骨がアサートされると（第４図、１１参
照）、マスタプロセッサ１１は低速スレーブメモリ１６
にアクセスすることができる。この場合、低速スレーブ
メモリ１６から応答が返ってきているので（第４図、■
参照）、リトライ信号はアサートされない。

このようにリトライ中において他のマスタプロセッサ１
２．１３からのＰ２．Ｐ３バス要要求量はアービトレー
ション回路１４に受付けられ、他のマスタプロセッサ１
２．１３のバス獲得待ち時間を減少することができる。

その結果、処理効率を向上させることができる。

［発明の効果］以上説明してきたように、本発明によれば、リトライ中
はアクセス制御回路からアービトレーション回路に対し
てバス要求抑止信号をアサートすることにより、バス要
求信号を抑止するようにしたため、他のマスタプロセッ
サのバス獲得の待ち時間を減少することができ、その結
果、処理効率を向上させることができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の一実施例を示す図、第３図は全体構成図、第４図はタイムチャートである。図中、１１〜１３・・・マスタプロセッサ、１４・・・アービトレーション回路、１４Ａ〜１４Ｃ・・・アンド回路、１４Ｄ〜１４Ｆ・・・フリップフロップ、１５・・・ア
クセス制御回路、１５Ａ・・・アドレスデコード部、１−５Ｂ・・・アクセス制御部、１６・・・低速スレーブメモリ　（スレーブメモリ）、
１７・・・バス。

Claims

【特許請求の範囲】複数のマスタプロセッサ（１１〜１３）のバス獲得順を
制御し、スレーブメモリ（１６）に対するアクセスを制
御するアービトレーション方式において、前記マスタプ
ロセッサ（１１〜１３）からのバス要求信号の入力によ
りバス獲得信号をアサートし、アクセス制御回路（１５
）からのバス要求抑止信号により前記バス獲得信号をネ
ゲートするアービトレーション回路（１４）と、前記マ
スタプロセッサ（１１〜１３）からの前記スレーブメモ
リ（１６）に対するアクセスアドレスをデコードしリト
ライ信号を前記マスタプロセッサ（１１〜１３）に出力
するとともにバス要求抑止信号を前記アービトレーショ
ン回路（１４）に出力し、また、前記スレーブメモリ（
１６）からの応答により前記バス要求抑止信号をネゲー
トするアクセス制御回路（１５）を備え、リトライサイクル中は前記バス要求信号を抑止すること
を特徴とするアービトレーション方式。