JPH11242647A

JPH11242647A - 情報処理装置

Info

Publication number: JPH11242647A
Application number: JP10043221A
Authority: JP
Inventors: Toru Kakiage; 透書上
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-02-25
Filing date: 1998-02-25
Publication date: 1999-09-07
Anticipated expiration: 2018-02-25
Also published as: JP3703958B2

Abstract

(57)【要約】【課題】複数のチャネルのDMA要求が並列して発生し
た場合にも高速にデータ転送を行うことができるととも
に、外部メモリの性能を十分に引き出すことができる情
報処理装置を提供することを目的とする。【解決手段】少なくとも２つ以上のチャネルを有し、
該チャネルごとに独立してDMA（ダイレクト・メモリ・
アクセス）要求を生成するDMA制御手段５と、前記DMAの
対象となる資源の中で並列にDMAが実行される資源に対
しては各々独立したバス１１２、１１３および１１４
と、前記DMA要求およびDMA以外のバスマスタからの要求
が同時に発生した場合に各バスごとに独立して調停を行
う調停手段とを有するバス制御手段を備え、複数チャネ
ルのDMAを並列に実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部に複数チャネ
ルのDMA制御装置とバス制御装置を有する情報処理装置
に関する。特に、複数チャネルのDMAを並列動作させる
ことにより高性能を実現する情報処理装置に関する。

【０００２】

【従来の技術】近年の電子技術の発展により、CD（コン
パクト・ディスク）、DVD（ディジタル・ビデオ・ディ
スク）等の光ディスク装置が普及し、あらゆる分野で用
いられている。これらの光ディスク装置においては、デ
ィスクから読み出したデータにはエラーが多数含まれて
おり、それを実用可能なレベルに訂正するエラー訂正処
理が必須になっている。しかし、光ディスクの回転速度
が増加するにしたがって、このエラー訂正をいかに高速
に行うかが課題となっている。その中で最大の問題は、
エラー訂正を行う情報処理装置中でいかに高速にデータ
転送を行うかという点である。

【０００３】図５は従来のエラー訂正処理を実行する情
報処理装置のブロック図を示している。図５において、
２００は情報処理装置、２は外部メモリ、１００および
１０１は情報処理装置２００と外部メモリ２とを接続す
る外部アドレスバスおよび外部データバスである。情報
処理装置２００は、ROM３と、中央処理装置（以下CPUと
記す）４と、３チャネルのダイレクト・メモリ・アクセ
ス・コントローラ（以下DMACと記す）５０と、バス制御
装置（以下BCUと記す）６０と、ディスクＩ／Ｆ７と、
エラー計算回路８と、ホストＩ／Ｆ９と、MPEG Ｉ／Ｆ
１０とから構成される。

【０００４】１０２はROM３からCPU４へプログラムを送
る命令バス、１０３および１０４はCPU４とBCU６０とを
接続するCPUアドレスバスおよびCPUデータバス、１２０
はCPU４からBCU６０に対するリード信号、１２１はライ
ト信号、１２２はBCU６０からCPU４に対する応答信号、
５５０はDMAC５０からBCU６０に対するDMA開始信号、５
５１はDMA転送における転送元アドレス、５５２はDMA転
送における転送先アドレス、５５３はBCU６０からDMAC
５０に対するDMA応答信号、１０８はディスクＩ／Ｆ７
からDMAC５０に対するチャネル１DMA起動要求、１０９
はエラー計算回路８からDMAC５０に対するチャネル２DM
A起動要求、１１０はホストＩ／Ｆ９からDMAC５０に対
するチャネル３ホストDMA起動要求、１１１はMPEG Ｉ／
Ｆ１０からDMAC５０に対するチャネル３MPEG DMA起動要
求、５５４はBCU６０とディスクＩ／Ｆ７、エラー計算
回路８、ホストＩ／Ｆ９およびMPEG Ｉ／Ｆ１０とを接
続するＩＯバス、１１５は光ディスク装置などのデータ
記録デバイスと情報処理装置２０とを接続するディスク
データ線、１１６はパソコンなどのホストコンピュータ
と情報処理装置２０とを接続するホストデータ線、１１
７はMPEGデコーダなどのMPEGデータ処理回路と情報処理
装置２０とを接続するMPEGデータ線である。

【０００５】以上のように構成された従来の情報処理装
置におけるディスクからのリード動作を説明する。リー
ド動作は、ディスクデータ線１１５を介して外部から入
力されたデータに対してエラー訂正処理を実行し、ホス
トＩ／Ｆ９を介してホストコンピュータにデータを出力
する動作である。リード動作の場合には、（１）DMAチャネル１：ディスクＩ／Ｆ７から外部メモ
リ２へのデータ転送（２）DMAチャネル２：外部メモリ２からエラー計算回
路８へのデータ転送（３）DMAチャネル３：外部メモリ２からホストＩ／Ｆ
９へのデータ転送が並列に動作する。まずリード動作の場合の各チャネル
の動作を簡単に説明する。

【０００６】チャネル１ではディスクデータ線１１５を
介して外部から入力されたエラー訂正処理前のデータ
を、ディスクＩ／Ｆ７から外部メモリ２に転送する。デ
ィスクＩ／Ｆ７に一定のデータが蓄積されるとDMAC５０
に対してチャネル１DMA起動要求１０８がアサートされ
る。チャネル１DMA起動要求１０８がアサートされる
と、DMAC５０からBCU６０に対するDMA開始信号５００が
アサートされる。同時にディスクＩ／Ｆ７のアドレスを
示すDMA転送元アドレス５０１、外部メモリ２のアドレ
スを示すDMA転送先アドレス５０２がBCU６０に出力され
る。BCU６０では、まずディスクＩ／Ｆ７からのリード
サイクルが起動された後、リードしたデータを外部メモ
リ２へライトするライトサイクルが起動され、外部メモ
リ２へのライトが行われる。ディスクＩ／Ｆ７からのリ
ードサイクルが起動されると、DMAC５０に対してDMA応
答信号５０３がアサートされる。それを受けて、DMA開
始信号５００がネゲートされ１回のDMA転送は終了す
る。

【０００７】チャネル２ではDMAチャネル１でディスク
Ｉ／Ｆ７から外部メモリ２に転送されたデータをエラー
計算回路８に転送する。エラー計算回路８が計算可能状
態になると、DMAC５０に対してチャネル２DMA起動要求
１０９がアサートされる。チャネル２DMA起動要求１０
９がアサートされると、DMAC５０からBCU６０に対するD
MA開始信号５００がアサートされる。同時に外部メモリ
２のアドレスを示すDMA転送元アドレス５０１、エラー
計算回路８のアドレスを示すDMA転送先アドレス５０２
がBCU６０に出力される。BCU６０では、まず外部メモリ
２からのリードサイクルが起動された後、リードしたデ
ータをエラー計算回路８へライトするライトサイクルが
起動され、エラー計算回路８へのライトが行われる。外
部メモリ２からのリードサイクルが起動されると、DMAC
５０に対してDMA応答信号５０３がアサートされる。そ
れを受けてDMA開始信号５００がネゲートされ、１回のD
MA転送は終了する。

【０００８】チャネル３ではエラー訂正が終了した外部
メモリ上のデータをホストＩ／Ｆ９に転送する。ホスト
Ｉ／Ｆ９で外部へデータ転送が可能になるとDMAC５０に
対してチャネル３DMA起動要求１１０がアサートされ
る。以下の動作はチャネル２の場合と同様である。

【０００９】以上、各チャネルのDMA転送動作を説明し
たが、実際には各チャネルの起動要求は並列に行われる
ので、その場合の動作を図６に示す動作タイミング図を
用いて説明する。同図は、各チャネルの起動要求１０８
〜１１１、DMAC５０とBCU６０とのインターフェイス信
号５００〜５０３、ＩＯバス５０４、外部データバス１
０１の状態をマシンサイクルと呼ばれるタイミング毎に
示している。信号は全てロー状態の時に信号がアサート
されたことを示すアクティブロー信号である。また、Ｉ
Ｏバスを介した各ＩＯ（ディスクＩ／Ｆ、エラー計算回
路、ホストＩ／Ｆ）に対するアクセスはリード／ライト
とともに２マシンサイクル、外部メモリに対するアクセ
スはリード／ライトとともに１マシンサイクルであると
し、時間が経過する順にタイミング毎に説明する。ま
た、DMAC５０において複数チャネルのDMA起動要求が同
時に発生した場合には、チャネル３、チャネル２、チャ
ネル１の順番で実行するものとする。さらに、各チャネ
ルに対する起動要求１０８〜１１１は１マシンサイクル
だけアサートされる。

【００１０】（タイミングｔ１）ディスクＩ／Ｆ７から
チャネル１起動要求１０８が、エラー計算回路８からチ
ャネル２起動要求１０９が、ホストＩ／Ｆ９からチャネ
ル３起動要求１１０がアサートされる。各起動要求を受
けて、DMAC５０で調停が行われチャネル３DMAが最初に
実行される。DMAC５０からDMA開始信号５００がアサー
トされるとともに外部メモリ２のアドレスを示すDMA転
送元アドレス５０１、ホストＩ／Ｆ９のアドレスを示す
DMA転送先アドレス５０２が出力される。

【００１１】BCU６０では、DMA開始信号５００のアサー
トを受けてチャネル３に対する外部メモリ２からのリー
ドの起動準備がされる。BCU６０では図６において○で
示すタイミングでバス調停が行われる。なお、受け付け
られたDMA開始要求に該当するバスサイクルを矢印で指
し示す。

【００１２】（タイミングｔ２）外部メモリ２からのリ
ードサイクル（外部データバス１０１のＲ（３）はチャ
ネル３のリード動作を示す）が開始される。チャネル３
のリードサイクルが開始されたので、DMA応答信号５０
３がアサートされる。さらに、外部メモリのアクセスは
１サイクルで終了する為にホストＩ／Ｆ９に対するライ
トの起動準備がされる。

【００１３】（タイミングｔ３）タイミングｔ２でDMA
応答信号５０３がアサートされたので、引き続きチャネ
ル２に対するDMA開始信号５００がアサートされるとと
もに、外部メモリ２のアドレスを示すDMA転送元アドレ
ス５０１、エラー計算回路８のアドレスを示すDMA転送
先アドレス５０２が出力される。また、BCU６０ではチ
ャネル３の外部メモリからのリードが完了しているの
で、ホストＩ／Ｆ９に対するライトが開始される（ＩＯ
バス５０４のＷ（３）はチャネル３のライト動作を示
す）。さらに、チャネル２に対する外部メモリ２からの
リードサイクルの起動準備がされる。

【００１４】（タイミングｔ４）ホストＩ／Ｆ９に対す
るライト動作を実行中である。また、ライト動作がタイ
ミングｔ３で開始されたので、ホストＩ／Ｆ９からは次
の起動要求１１０がアサートされる。また、BCU６０で
は外部メモリ２に対するチャネル２のリードサイクルが
実行され、DMA応答信号５０３がアサートされる。さら
に、エラー計算回路８に対するライトの起動準備がされ
る。

【００１５】（タイミングｔ５）タイミングｔ４でDMA
応答信号５０３がアサートされたので、引き続きチャネ
ル１に対するDMA開始信号５００がアサートされるとと
もに、ディスクＩ／Ｆ７のアドレスを示すDMA転送元ア
ドレス５０１、外部メモリ２のアドレスを示すDMA転送
先アドレス５０２が出力される。また、チャネル２の外
部メモリからのリードが完了しているので、エラー計算
回路８に対するライトが開始される（ＩＯバス５０４の
Ｗ（２）はチャネル２のライト動作を示す）。

【００１６】（タイミングｔ６）エラー計算回路８に対
するライト動作を実行中である。また、ライト動作がタ
イミングｔ５で開始されたので、エラー計算回路８から
は次の起動要求１０９がアサートされる。BCU６０で
は、ディスクＩ／Ｆ７からのリードの起動準備がされ
る。

【００１７】（タイミングｔ７）ディスクＩ／Ｆ７から
のリードサイクルが開始され、DMA応答信号５０３がア
サートされる。

【００１８】（タイミングｔ８）タイミングｔ７でDMA
応答信号５０３がアサートされたので、引き続きチャネ
ル３に対するDMA開始信号５００がアサートされるとと
もに、外部メモリ２のアドレスを示すDMA転送元アドレ
ス５０１、ホストＩ／Ｆ９のアドレスを示すDMA転送先
アドレス５０２が出力される。また、ディスクＩ／Ｆ７
に対するリード動作を実行中であり、ディスクＩ／Ｆ７
からは次の起動要求１０８がアサートされる。BCU６０
では、チャネル１に対する外部メモリ２へのライトの起
動準備がされる。

【００１９】（タイミングｔ９）チャネル１に対する外
部メモリ２へのライトが開始され、チャネル３に対する
外部メモリ２からのリードの起動準備がされる。

【００２０】（タイミングｔ１０〜ｔ１７）タイミング
ｔ２〜ｔ９の繰り返しになるので、記載を省略する。

【００２１】

【発明が解決しようとする課題】以上のように複数のチ
ャネルのDMA要求が並列して発生した場合（図６のタイ
ミングｔ１）に、従来の情報処理装置では、DMACからBC
Uに対するDMA開始要求が１系統しかない為に、各チャネ
ルのDMA転送を順番に実行せざるを得ない。この為、高
倍速で回転する光ディスク装置のエラー訂正処理のよう
な、高速にデータ転送を要求される応用においては大き
な問題となる。さらにＩＯバスが１系統しかない場合に
は、ＩＯバスに接続された回路に対するライト動作に引
き続き、ＩＯバスに接続された回路に対するリード動作
が実行された場合（図６のタイミングｔ５〜ｔ８および
タイミングｔ１３〜ｔ１６）には、外部メモリに対する
バスサイクルに空きが生じてしまい、外部メモリの性能
を十分に引き出せないという問題がある。さらに、この
問題は高速な外部メモリの使用、メモリバス幅の拡大、
あるいはDRAM内蔵といった方法により、外部メモリバス
バンド幅（データ転送能力）が内部ＩＯバスバンド幅に
比べて大きくなるに従って顕著になる。

【００２２】本発明はかかる点に鑑み、複数のチャネル
のDMA要求が並列して発生した場合にも高速にデータ転
送を行うことができるとともに、外部メモリの性能を十
分に引き出すことが可能な情報処理装置を提供すること
を目的とする。

【００２３】

【課題を解決するための手段】この課題を解決するため
請求項１記載の本発明の情報処理装置は、少なくとも２
つ以上のチャネルを有し、該チャネルごとに独立してDM
A（ダイレクト・メモリ・アクセス）要求を生成するDMA
制御手段と、前記DMAの対象となる資源の中で並列にDMA
が実行される資源に対しては各々独立したバスインター
フェイス手段と、前記DMA要求およびDMA以外のバスマス
タからの要求が同時に発生した場合に各バスごとに独立
して調停を行う調停手段とを有するバス制御手段を備え
る構成としたものである。

【００２４】これにより、複数チャネルのDMAを並列に
実行する。また請求項２記載の本発明の情報処理装置
は、請求項１記載の本発明の情報処理装置に対して、バ
ス制御手段は複数のバスアクセス要求が同時に発生した
場合に、その優先順位を設定する優先順位レジスタを備
え、前記優先順位レジスタに設定された値に従って調停
を行う構成としたものである。

【００２５】これにより、設定された優先順位に従って
複数チャネルのDMAを並列に実行する。

【００２６】また請求項３記載の本発明の情報処理装置
は、請求項１記載の本発明の情報処理装置に対して、バ
スインターフェイス手段は、前記DMAの対象となる資源
のアクセスにおいて、DMA発生の頻度が少ない資源に対
してはアクセス時間を延ばす構成としたものである。

【００２７】これにより、低消費電力化を実現する。

【００２８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図４を用いて説明する。

【００２９】図１は本発明の実施の形態におけるエラー
訂正処理を実行する情報処理装置のブロック図を示して
いる。図１において、１は情報処理装置、２は外部メモ
リ、１００および１０１は情報処理装置１と外部メモリ
２とを接続する外部アドレスバスおよび外部データバス
である。情報処理装置１は、ROM３と、中央処理装置
（以下CPUと記す）４と、３チャネルのダイレクト・メ
モリ・アクセス・コントローラ（以下DMACと記す）５
と、バス制御装置（以下BCUと記す）６と、ディスクＩ
／Ｆ７と、エラー計算回路８と、ホストＩ／Ｆ９と、MP
EG Ｉ／Ｆ１０とから構成される。

【００３０】１０２はROM３からCPU４へプログラムを送
る命令バス、１０３および１０４はCPU４とBCU６とを接
続するCPUアドレスバスおよびCPUデータバス、１２０は
CPU４からBCU６に対するリード信号、１２１はライト信
号、１２２はBCU６からCPU４に対する応答信号、１０５
ａ、１０６ａおよび１０７ａはそれぞれDMAチャネル
１、２、３のDMA開始信号、１０５ｂ、１０６ｂおよび
１０７ｂはそれぞれDMAチャネル１、２、３のDMA転送に
おける外部メモリ２のアドレスを示すDMAアドレス、１
０５ｃ、１０６ｃおよび１０７ｃはそれぞれDMAチャネ
ル１、２、３のBCU６からDMAC５に対するDMA応答信号、
１０５ｄおよび１０７ｄはDMA転送の方向を示すDMA方向
信号、１０７ｅはDMA転送の対象となるデバイスを示すD
MAデバイス信号、１０８はディスクＩ／Ｆ７からDMAC５
に対するチャネル１DMA起動要求、１０９はエラー計算
回路８からDMAC５に対するチャネル２DMA起動要求、１
１０はホストＩ／Ｆ９からDMAC５に対するチャネル３ホ
ストDMA起動要求、１１１はMPEG Ｉ／Ｆ１０からDMAC５
に対するチャネル３MPEG DMA起動要求、１１２はBCU６
とディスクＩ／Ｆ７とを接続するディスク系ＩＯバス、
１１３はBCU６とエラー計算回路８とを接続するエラー
処理系ＩＯバス、１１４はBCU６とホストＩ／Ｆ９およ
びMPEG Ｉ／Ｆ１０とを接続するホスト系ＩＯバス、１
１５は光ディスク装置などのデータ記録デバイスと情報
処理装置１とを接続するディスクデータ線、１１６はパ
ソコンなどのホストコンピュータと情報処理装置１とを
接続するホストデータ線、１１７はMPEGデコーダなどの
MPEGデータ処理回路と情報処理装置１とを接続するMPEG
データ線である。

【００３１】また、図２にDMAC５およびBCU６のブロッ
ク図を示す。図２において、５１はDMA転送を制御するD
MA制御レジスタであり、チャネル１DMA方向信号１０５
ｄ、チャネル３DMA方向信号１０７ｄおよびチャネル３D
MAデバイス信号１０７ｅを出力する。５２は周辺ブロッ
クからのDMA起動要求信号１０８〜１１１、BCU６からの
DMA応答信号１０５ｃ、１０６ｃおよび１０７ｃを入力
とし、BCU６に対してDMA開始要求信号１０５ａ、１０６
ａおよび１０７ａを出力するDMA起動制御回路、５３、
５４、５５はそれぞれチャネル１、２、３のDMAアドレ
ス／転送回数制御回路であり、BCU６に対してDMAアドレ
ス１０５ｂ、１０６ｂおよび１０７ｂを出力するととも
に、転送回数のカウントを行い、残り転送回数５０１、
５０２および５０３を出力する。チャネル１DMAアドレ
ス／転送回数制御回路５３は、転送回数レジスタ５６、
転送回数カウンタ５７、アドレスレジスタ５８、アドレ
ス加算器５９から構成される。また、他のチャネルのDM
Aアドレス／転送回数制御回路も同様な構成になってい
る。６１はCPU４、DMAチャネル１、２、３の要求が同時
に発生した場合に、その優先順位を設定する優先順位レ
ジスタであり、優先順位信号６０１を出力する。６２は
優先順位信号６０１に従ってバスアクセスの調停を行う
調停回路、６０２はバス調停回路６２で調停された後出
力されるバスサイクル起動信号、６３はバスサイクル起
動信号６０２に従って各バスとのインターフェイスを司
るバスインターフェイス回路である。

【００３２】以上のように構成された本発明の実施の形
態による情報処理装置について、以下その動作を説明す
る。

【００３３】本実施の形態の情報処理装置においては、
外部メモリ２に対するバスマスタはCPU４、DMAチャネル
１、２、３の４つが存在する。CPU４が外部メモリ２か
らデータをリードする場合には、リード信号１２０をア
サートし、アドレスをCPUアドレスバス１０３に出力す
る。リード信号１２０がアサートされると、BCU６では
外部メモリ２に対するリード動作を実行しデータをリー
ドする。外部メモリからのリードは外部アドレスバス１
００、外部データバス１０１を介して行われる。終了す
るとBCU６から応答信号１２２がアサートされ、CPUデー
タバス１０４を介してデータがCPUへ送られリード動作
は完了する。また、CPU４が外部メモリ２にデータをラ
イトする場合には、ライト信号１２１をアサートし、ア
ドレスをCPUアドレスバス１０３に出力する。ライト信
号１２１がアサートされると、BCU６ではCPUデータバス
１０４のデータを外部メモリ２にライトする。外部メモ
リへのライトが終了するとBCU６から応答信号１２２が
アサートされライト動作は完了する。

【００３４】次に、DMAによるデータ転送動作を説明す
る。本情報処理装置においては、大きく２つの動作が存
在する。１つは、ディスクデータ線１１５を介して外部
から入力されたデータに対してエラー訂正処理を実行し
てホストＩ／Ｆ９を介してホストコンピュータにデータ
を出力するリード動作である。もう１つはホストコンピ
ュータから入力されたデータに対してエラー訂正処理を
実行して、ディスクＩ／Ｆ７を介して外部にデータを出
力するライト動作である。さらに、リード動作の場合の
データ転送先は、ホストコンピュータだけでなく、MPEG
Ｉ／Ｆ１０を介してMPEGデータ処理回路にも転送可能
となっている。リード動作の場合には、（１）DMAチャネル１：ディスクＩ／Ｆ７から外部メモ
リ２へのデータ転送（２）DMAチャネル２：外部メモリ２からエラー計算回
路８へのデータ転送（３）DMAチャネル３：外部メモリ２からホストＩ／Ｆ
９へのデータ転送、または外部メモリ２からMPEG Ｉ／
Ｆ１０へのデータ転送が並列に動作する。また、ライト動作の場合には、（１）DMAチャネル１：外部メモリ２からディスクＩ／
Ｆ７へのデータ転送（２）DMAチャネル２：外部メモリ２からエラー計算回
路８へのデータ転送（３）DMAチャネル３：ホストＩ／Ｆ９から外部メモリ
２へのデータ転送が並列に動作する。以下にリード動作の場合の各チャネ
ルの動作を簡単に説明する。

【００３５】チャネル１ではディスクデータ線１１５を
介して外部から入力されたエラー訂正処理前のデータ
を、ディスクＩ／Ｆ７から外部メモリ２に転送する。デ
ィスクＩ／Ｆ７に一定のデータが蓄積されるとDMAC５に
対してチャネル１DMA起動要求１０８がアサートされ
る。チャネル１DMA起動要求１０８がアサートされる
と、DMAC５内のDMA起動制御回路５２からBCU６に対する
チャネル１DMA開始信号１０５ａがアサートされる。同
時にチャネル１アドレスレジスタ５８の内容がDMAアド
レス１０５ｂとしてBCU６に出力される。BCU６では、調
停回路６２によってチャネル１DMAが受け付けられ、ま
ずディスクＩ／Ｆ７からのリードサイクルが起動され
る。ここで、ディスクＩ／Ｆ７から外部メモリ２への転
送であることは、チャネル１DMA方向信号１０５ｄによ
って示されている。リードしたデータはディスク系ＩＯ
バス１１２を介してバスインターフェイス回路６３に取
り込まれる。そして、外部メモリ２へのライトサイクル
が起動され外部メモリ２へのライトが行われる。ディス
クＩ／Ｆ７からのリードサイクルが起動されると、調停
回路６２からはDMAC５に対してDMA応答信号１０５ｃが
アサートされる。それを受けて、チャネル１DMA開始信
号１０５ａがネゲートされるとともに、アドレス加算器
５９でアドレスが加算され（本実施の形態では＋４）、
次のDMAアドレスがアドレスレジスタ５８にセットされ
る。また、転送回数カウンタ５７では転送回数がー１さ
れて残り転送回数が転送回数レジスタ５６にセットされ
る。チャネル１DMA転送では以上のような動作が繰り返
され、残り転送回数５０１が”０”になると転送は終了
する。

【００３６】チャネル２ではDMAチャネル１でディスク
Ｉ／Ｆ７から外部メモリ２に転送されたデータをエラー
計算回路８に転送する。エラー計算回路８が計算可能状
態になると、DMAC５に対してチャネル２DMA起動要求１
０９がアサートされる。チャネル２DMA起動要求１０９
がアサートされると、DMAC５内のDMA起動制御回路５２
でBCU６に対するチャネル２DMA開始信号１０６ａがアサ
ートされるとともにチャネル２DMAアドレス１０６ｂがB
CU６に出力される。BCU６では、調停回路６２によって
チャネル２DMAが受け付けられ、外部メモリ２からのリ
ードサイクルが起動される。リードしたデータは外部デ
ータバス１０１を介してバスインターフェイス回路６３
に取り込まれる。そして、エラー計算回路８へのライト
サイクルが起動されエラー処理系ＩＯバス１１３を介し
てライトが行われる。

【００３７】チャネル３ではエラー訂正が終了した外部
メモリ上のデータをホストＩ／Ｆ９に転送する。ホスト
Ｉ／Ｆ９で外部へデータ転送が可能になるとDMAC５に対
してチャネル３DMA起動要求１１０がアサートされる。
チャネル３DMA起動要求１１０がアサートされると、DMA
C５内のDMA起動制御回路５２でBCU６に対するチャネル
３DMA開始信号１０７ａがアサートされるとともにチャ
ネル３DMAアドレス１０７ｂがBCU６に出力される。BCU
６では、調停回路６２によってチャネル３DMAが受け付
けられ、外部メモリ２からのリードサイクルが起動され
る。ここで、外部メモリ２からホストＩ／Ｆ９への転送
であることは、チャネル３DMA方向信号１０７ｄおよび
チャネル３DMAデバイス信号１０７ｅによって示されて
いる。リードしたデータは外部データバス１０１を介し
てバスインターフェイス回路６３に取り込まれる。そし
て、ホストＩ／Ｆ９へのライトサイクルが起動されホス
ト系ＩＯバス１１４を介してライトが行われる。

【００３８】以上、各チャネルのDMA転送動作を説明し
たが、実際には各チャネルは並列に動作を行う。全ての
チャネルの転送が外部メモリに関係する為に、外部メモ
リのアクセスをいかに無駄なく行えるかが性能を決める
ポイントとなる。

【００３９】次にDMA各チャネルの並列動作を図３に示
す動作タイミング図を用いて説明する。同図は、各チャ
ネルの起動要求１０８〜１１１、DMACとBCUとのインタ
ーフェイス信号１０５ａ〜１０５ｄ、１０６ａ〜１０６
ｃ、１０７ａ〜１０７ｅ、ディスク系ＩＯバス１１２、
エラー処理系ＩＯバス１１３、ホスト系ＩＯバス１１
４、外部データバス１０１の状態をマシンサイクルと呼
ばれるタイミング毎に示している。信号は全てロー状態
の時に信号がアサートされたことを示すアクティブロー
信号であるとし、ＩＯバスを介した各ＩＯ（ディスクＩ
／Ｆ、エラー計算回路、ホストＩ／Ｆ）に対するアクセ
スはリード／ライトとともに２マシンサイクル、外部メ
モリに対するアクセスはリード／ライトとともに１マシ
ンサイクルであるとし、時間が経過する順にタイミング
毎に説明する。また、バス制御装置内にある優先順位レ
ジスタ６１には、チャネル３、チャネル２、チャネル１
の順番で優先順位が設定されているものとする。さら
に、各チャネルに対する起動要求１０８〜１１１は１マ
シンサイクルだけアサートされる。

【００４０】（タイミングｔ１）ディスクＩ／Ｆ７から
チャネル１起動要求１０８が、エラー計算回路８からチ
ャネル２起動要求１０９が、ホストＩ／Ｆ９からチャネ
ル３起動要求１１０がアサートされる。各起動要求を受
けて、DMAC５内のDMA起動制御回路からBCU６に対してチ
ャネル１開始信号１０５ａ、チャネル２開始信号１０６
ａ、チャネル３開始信号１０７ａがアサートされる。ま
た、各チャネルのDMAの対象となる外部メモリ２のアド
レスを示すDMAアドレス１０５ｂ、１０６ｂ、１０７ｂ
が出力される。

【００４１】BCU６では、各チャネルの開始信号がアサ
ートされると優先順位信号６０１の値に従って、調停回
路６２で調停を行う（実際にバスサイクルが始まるのは
次のサイクル）。起動要求があるバスサイクルはチャネ
ル１のディスクＩ／Ｆ７からのリード、およびチャネル
２、３の外部メモリ２からのリードである。ディスクＩ
／Ｆ７からのリードの起動準備、チャネル３の優先順位
が高い為にチャネル３に対する外部メモリ２からのリー
ドの起動準備がされる。BCU６では図３において○で示
すタイミングでバス調停が行われる。なお、受け付けら
れたDMA開始要求に該当するバスサイクルを矢印で指し
示す。

【００４２】（タイミングｔ２）ディスクＩ／Ｆ７から
のリードサイクル（ディスクＩＯバス１１２のＲ（１）
はチャネル１のリード動作を示す）が開始される。チャ
ネル１のリードサイクルが開始されたので、チャネル１
応答信号１０５ｃがアサートされる。また、外部メモリ
２からのリードサイクル（外部データバス１０１のＲ
（３）はチャネル３のリード動作を示す）が開始され
る。チャネル３のリードサイクルが開始されたので、チ
ャネル３応答信号１０７ｃがアサートされる。さらに、
チャネル３の外部メモリのアクセスは１サイクルで終了
する為にホストＩ／Ｆ９に対するライトの起動準備、お
よびチャネル２の外部メモリからのリードの起動準備が
される。

【００４３】（タイミングｔ３）タイミングｔ２でチャ
ネル１応答信号１０５ｃおよびチャネル３応答信号１０
７ｃがアサートされたので、チャネル１開始信号１０５
ａおよびチャネル３開始信号１０７ａがネゲートされる
とともに、チャネル１DMAアドレス１０５ｂおよびチャ
ネル３DMAアドレス１０７ｂも有効な値の出力を終了す
る。ディスクＩ／Ｆ７からのリードサイクルは２サイク
ルかかるために実行中である。また、チャネル３の外部
メモリからのリードが完了しているので、ホストＩ／Ｆ
９に対するライトが開始される（ホストＩＯバス１１４
のＷ（３）はチャネル３のライト動作を示す）。さら
に、チャネル２に対する外部メモリ２からのリードサイ
クルが開始され、チャネル１応答信号１０６ｃがアサー
トされる。チャネル２の外部メモリからのリードが完了
する為にエラー計算回路８に対するライトの起動準備、
チャネル１のディスクＩ／Ｆ７からのリードが完了する
為にチャネル１の外部メモリへのライトの起動準備がさ
れる。

【００４４】（タイミングｔ４）ディスクＩ／Ｆ７から
チャネル１起動要求１０８が、ホストＩ／Ｆ９からチャ
ネル３起動要求１１０がアサートされる。各起動要求を
受けて、DMAC５内のDMA起動制御回路からBCU６に対して
チャネル１開始信号１０５ａ、チャネル３開始信号１０
７ａがアサートされる。また、各チャネルのDMAの対象
となる外部メモリ２のアドレスを示すDMAアドレス１０
５ｂ、１０７ｂが出力される。一方、タイミングｔ３で
チャネル２応答信号１０６ｃがアサートされたので、チ
ャネル２開始信号１０６ａがネゲートされるとともに、
チャネル２アドレス１０６ｂは有効な値の出力を終了す
る。

【００４５】BCU６では、チャネル開始信号がアサート
されたので、チャネル１のディスクＩ／Ｆ７からのリー
ドの起動準備、チャネル３の外部メモリ２からのリード
の起動準備がされる。また、エラー計算回路８に対する
ライトサイクル、チャネル１の外部メモリへのライトサ
イクルが実行される。

【００４６】（タイミングｔ５）エラー計算回路８から
チャネル２起動要求１０９がアサートされ、BCU６に対
してチャネル２開始信号１０６ａがアサートされるとと
もにDMAアドレス１０６ｂが出力される。ディスクＩ／
Ｆ７からのリードサイクルが開始され、チャネル１応答
信号１０５ｃがアサートされる。また、外部メモリ２か
らのリードサイクルが開始され、チャネル３応答信号１
０７ｃがアサートされる。さらに、チャネル３の外部メ
モリのアクセスは１サイクルで終了する為にホストＩ／
Ｆ９に対するライトの起動準備、およびチャネル２の外
部メモリからのリードの起動準備がされる。

【００４７】（タイミングｔ６〜ｔ１１）タイミングｔ
３〜ｔ５の繰り返しになるので、記載を省略する。

【００４８】以上説明したように本実施の形態における
情報処理装置では、外部メモリ２のバスサイクルに空き
が生じることなく各チャネルのDMA転送が並列して高速
に実行される。例えば、従来の情報処理装置では図６に
示すように８マシンサイクルごとに３チャネルのDMAが
実行されていくのに対して、本実施の形態における情報
処理装置では図３に示すよう３マシンサイクルごとに実
行されていく。

【００４９】次に、ホストＩ／Ｆ９に代わってMPEG Ｉ
／Ｆ１０から外部にデータを出力する場合の動作を図４
の動作タイミング図に示す。MPEG Ｉ／Ｆ１０から外部
にデータを出力する場合には、データ出力の速度がホス
トＩ／Ｆ９から出力する場合に比べて遅い為に、図３に
示したようにホストＩ／Ｆ９からの起動要求１１０は３
マシンサイクルごとにアサートされるのに対して、MPEG
Ｉ／Ｆ１０からの起動要求１１１は６マシンサイクル
ごとにアサートされる。そして、ＩＯバスを介したMPEG
Ｉ／Ｆ１０に対するアクセスはリード／ライトととも
に４マシンサイクルで実行される。なお、その他の条件
は図３の場合と同様である。

【００５０】（タイミングｔ１）ディスクＩ／Ｆ７から
チャネル１起動要求１０８が、エラー計算回路８からチ
ャネル２起動要求１０９が、MPEG Ｉ／Ｆ１０からチャ
ネル３起動要求１１１がアサートされる。各起動要求を
受けて、DMAC５内のDMA起動制御回路からBCU６に対して
チャネル１開始信号１０５ａ、チャネル２開始信号１０
６ａ、チャネル３開始信号１０７ａがアサートされる。
また、各チャネルのDMAの対象となる外部メモリ２のア
ドレスを示すDMAアドレス１０５ｂ、１０６ｂ、１０７
ｂが出力される。

【００５１】BCU６では、各チャネルの開始信号がアサ
ートされると優先順位信号６０１の値に従って、調停回
路６２で調停を行う（実際にバスサイクルが始まるのは
次のサイクル）。起動要求があるバスサイクルはチャネ
ル１のディスクＩ／Ｆ７からのリード、およびチャネル
２、３の外部メモリ２からのリードである。ディスクＩ
／Ｆ７からのリードの起動準備、チャネル３の優先順位
が高い為にチャネル３に対する外部メモリ２からのリー
ドの起動準備がされる。

【００５２】（タイミングｔ２）ディスクＩ／Ｆ７から
のリードサイクル（ディスクＩＯバス１１２のＲ（１）
はチャネル１のリード動作を示す）が開始される。チャ
ネル１のリードサイクルが開始されたので、チャネル１
応答信号１０５ｃがアサートされる。また、外部メモリ
２からのリードサイクル（外部データバス１０１のＲ
（３）はチャネル３のリード動作を示す）が開始され
る。チャネル３のリードサイクルが開始されたので、チ
ャネル３応答信号１０７ｃがアサートされる。さらに、
チャネル３の外部メモリのアクセスは１サイクルで終了
する為にMPEG Ｉ／Ｆ１０に対するライトの起動準備、
およびチャネル２の外部メモリからのリードの起動準備
がされる。

【００５３】（タイミングｔ３）タイミングｔ２でチャ
ネル１応答信号１０５ｃおよびチャネル３応答信号１０
７ｃがアサートされたので、チャネル１開始信号１０５
ａおよびチャネル３開始信号１０７ａがネゲートされる
とともに、チャネル１DMAアドレス１０５ｂおよびチャ
ネル３DMAアドレス１０７ｂも有効な値の出力を終了す
る。ディスクＩ／Ｆ７からのリードサイクルは２サイク
ルかかるために実行中である。また、チャネル３の外部
メモリからのリードが完了しているので、MPEG Ｉ／Ｆ
１０に対するライトが開始される（ホストＩＯバス１１
４のＷ（３）はチャネル３のライト動作を示す）。さら
に、チャネル２に対する外部メモリ２からのリードサイ
クルが開始され、チャネル２応答信号１０６ｃがアサー
トされるとともに、エラー計算回路８に対するライトの
起動準備、チャネル１の外部メモリ２へのライトの起動
準備がされる。

【００５４】（タイミングｔ４）ディスクＩ／Ｆ７から
チャネル１起動要求１０８がアサートされ、DMAC５内の
DMA起動制御回路からBCU６に対してチャネル１開始信号
１０５ａがアサートされる。また、チャネル１のDMAの
対象となる外部メモリ２のアドレスを示すDMAアドレス
１０５ｂが出力される。一方、タイミングｔ３でチャネ
ル２応答信号１０６ｃがアサートされたので、チャネル
２開始信号１０６ａがネゲートされるとともに、チャネ
ル２DMAアドレス１０６ｂは有効な値の出力を終了す
る。

【００５５】BCU６では、チャネル開始信号がアサート
されたので、チャネル１のディスクＩ／Ｆ７からのリー
ドの起動準備がされる。また、エラー計算回路８に対す
るライトサイクル、チャネル１の外部メモリへのライト
サイクルが実行される。MPEGＩ／Ｆ１０に対するライト
は実行中である。

【００５６】（タイミングｔ５）エラー計算回路８から
チャネル２起動要求１０９がアサートされ、BCU６に対
してチャネル２開始信号１０６ａがアサートされるとと
もにDMAアドレス１０６ｂが出力される。ディスクＩ／
Ｆ７からのリードサイクルが開始され、チャネル１応答
信号１０５ｃがアサートされる。また、チャネル２の外
部メモリからのリードの起動準備がされる。MPEG Ｉ／
Ｆ１０に対するライトは実行中である。

【００５７】（タイミングｔ６）タイミングｔ５でチャ
ネル１応答信号１０５ｃがアサートされたので、チャネ
ル１開始信号１０５ａがネゲートされるとともに、チャ
ネル１DMAアドレス１０５ｂは有効な値の出力を終了す
る。ディスクＩ／Ｆ７からのリードサイクルは２サイク
ルかかるために実行中である。さらに、チャネル２に対
する外部メモリ２からのリードサイクルが開始され、チ
ャネル２応答信号１０６ｃがアサートされる。また、エ
ラー計算回路８に対するライトの起動準備、チャネル１
の外部メモリへのライトの起動準備がされる。MPEG Ｉ
／Ｆ１０に対するライトはこのサイクルで終了する。

【００５８】（タイミングｔ７）ディスクＩ／Ｆ７から
チャネル１起動要求１０８がアサートされ、DMAC５内の
DMA起動制御回路からBCU６に対してチャネル１開始信号
１０５ａがアサートされる。また、チャネル１のDMAの
対象となる外部メモリ２のアドレスを示すDMAアドレス
１０５ｂが出力される。一方、タイミングｔ６でチャネ
ル２応答信号１０６ｃがアサートされたので、チャネル
２開始信号１０６ａがネゲートされるとともに、チャネ
ル２アドレス１０６ｂは有効な値の出力を終了する。

【００５９】MPEG Ｉ／Ｆ１０からチャネル３起動要求
１１１がアサートされ、チャネル３開始信号１０７ａが
アサートされる。

【００６０】BCU６では、チャネル３開始信号１０７ａ
がアサートされたので、チャネル３の外部メモリ２から
のリードの起動準備がされる。また、エラー計算回路８
に対するライトサイクル、チャネル１の外部メモリへの
ライトサイクルが実行される。

【００６１】（タイミングｔ８）エラー計算回路８から
チャネル２起動要求１０９がアサートされ、BCU６に対
してチャネル２開始信号１０６ａがアサートされるとと
もにDMAアドレス１０６ｂが出力される。ディスクＩ／
Ｆ７からのリードサイクルが開始され、チャネル１応答
信号１０５ｃがアサートされる。また、チャネル３の外
部メモリからのリードが開始される。

【００６２】（タイミングｔ９〜ｔ１１）タイミングｔ
３〜ｔ５の繰り返しになるので、記載を省略する。

【００６３】以上説明したように本実施の形態における
情報処理装置では、MPEG Ｉ／Ｆ１０からの起動要求１
１１は６マシンサイクルごとにアサートされる為に、MP
EGＩ／Ｆ１０に対するアクセスが４サイクルかかって
も、チャネル１および２の動作タイミングは図３で説明
した場合と全く同じタイミングで実行され、各チャネル
のDMA転送が並列して実行される。そして、MPEG Ｉ／Ｆ
１０に対するアクセスは４マシンサイクルかけて行う為
に、ホストＩ／Ｆ９に転送する場合に比べて低消費電力
化が実現できる。このように、DMA起動の頻度によって
アクセスサイクル数を調節することにより、低消費電力
化が実現できる。

【００６４】以上のように本発明の実施の形態によれ
ば、DMACからバス制御装置にチャネルごとに独立して転
送開始要求を出力し、バス制御装置でチャネル間の調停
を行うとともに、チャネルごとに独立したバスを設ける
ことによりDMA転送が並列して高速に実行される。従っ
て、情報処理装置の性能を高めることが可能となる。

【００６５】なお本発明の実施の形態では、外部メモリ
２を有する構成を示したが、情報処理装置内にSRAMある
いはDRAMといったメモリを内蔵する構成にしてもよい。

【００６６】また本発明の実施の形態では、外部メモリ
２と内部のＩＯバスのバス幅が同じ場合を示したが、バ
ス幅が異なる場合には、バス制御装置６内のデータの並
び替えを行う手段を設け、バス幅の小さい側のアクセス
を複数回実行するようにしてもよい。

【００６７】また本発明の実施の形態では、DMAチャネ
ルを完全に独立化してバス制御装置６に対してDMA開始
要求を出力し、チャネル間の調停は全てバス制御装置内
で行っているが、全チャネルのうちの数チャネルをまと
めて一つにして、バス制御装置６にDMA転送要求を出力
する構成にして、まとめたチャネル間の調停のみDMAC５
内で実行するようにしてもよい。

【００６８】

【発明の効果】以上説明したように本発明によれば、複
数のチャネルのDMA要求が並列して発生した場合にも高
速にデータ転送を行うことができるとともに、外部メモ
リの性能を十分に引き出すことができるという有利な効
果が得られる。

【図面の簡単な説明】

【図１】本発明の一実施の形態における情報処理装置の
ブロック図

【図２】同実施の形態によるDMAコントローラおよびバ
ス制御装置のブロック図

【図３】同実施の形態における情報処理装置の動作タイ
ミング図

【図４】同実施の形態における情報処理装置の動作タイ
ミング図

【図５】同従来の情報処理装置のブロック図

【図６】同従来の情報処理装置の動作タイミング図

【符号の説明】

１情報処理装置２外部メモリ３ ROM ４ CPU ５ DMAコントローラ６バス制御装置７ディスクＩ／Ｆ８エラー計算回路９ホストＩ／Ｆ１０ MPEG Ｉ／Ｆ１１外部メモリ１２ ROM １００外部アドレスバス１０１外部データバス１０２命令バス１０３ CPUアドレスバス１０４ CPUデータバス１０５ａ、１０６ａ、１０７ａ DMA開始信号１０５ｂ、１０６ｂ、１０７ｂ DMAアドレス１０５ｃ、１０６ｃ、１０７ｃ DMA応答信号１０５ｄ、１０７ｄ DMA方向信号１０７ｅ DMAデバイス信号１０８チャネル１DMA起動要求１０９チャネル２DMA起動要求１１０チャネル３ホストDMA起動要求１１１チャネル３MPEG DMA起動要求１１２ディスク系ＩＯバス１１３エラー処理系ＩＯバス１１４ホスト系ＩＯバス１１５ディスクデータ線１１６ホストデータ線１１７ MPEGデータ線１２０リード信号１２１ライト信号１２２応答信号１２３外部応答信号

Claims

【特許請求の範囲】

【請求項１】少なくとも２つ以上のチャネルを有し、
該チャネルごとに独立してDMA（ダイレクト・メモリ・
アクセス）要求を生成するDMA制御手段と、前記DMAの対
象となる資源の中で並列にDMAが実行される資源に対し
ては各々独立したバスインターフェイス手段と、前記DM
A要求およびDMA以外のバスマスタからの要求が同時に発
生した場合に各バスごとに独立して調停を行う調停手段
とを有するバス制御手段を備え、複数チャネルのDMAを
並列に実行することを特徴とする情報処理装置。
【請求項２】前記バス制御手段は複数のバスアクセス
要求が同時に発生した場合に、その優先順位を設定する
優先順位レジスタを備え、前記優先順位レジスタに設定
された値に従って調停を行うことを特徴とする請求項１
記載の情報処理装置。
【請求項３】前記バスインターフェイス手段は、前記
DMAの対象となる資源のアクセスにおいて、DMA発生の頻
度が少ない資源に対してはアクセス時間を延ばすことを
特徴とする情報処理装置。