JPH04192078A - レイアウトパターン検証システム - Google Patents
レイアウトパターン検証システムInfo
- Publication number
- JPH04192078A JPH04192078A JP2326895A JP32689590A JPH04192078A JP H04192078 A JPH04192078 A JP H04192078A JP 2326895 A JP2326895 A JP 2326895A JP 32689590 A JP32689590 A JP 32689590A JP H04192078 A JPH04192078 A JP H04192078A
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- JP
- Japan
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- module
- time constant
- data
- time
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路のレイアウトパターンデー
タにおけるデータが、正しく設計嘔れているかを検証す
るレイアウトパターン検証システムに関するものである
。
タにおけるデータが、正しく設計嘔れているかを検証す
るレイアウトパターン検証システムに関するものである
。
第３図は、従来のレイアウトパターン検証システムを示
すブロック図である。図において、（１）はレイアウト
パターンデータ、（２）は（１）のデータよりデバイス
１回路接続情報等を抽出するルールを記述したレイアウ
トパターン情報抽出ルール、（３）はレイアウトパター
ンデータ（１）とレイアウトパターン情報抽出ルール（
２）を用いてデバイス回路接続情報等を抽出し、記憶す
るレイアウトパターン情報抽出モジュール、（４）は抽
出し、生成されたレイアウトパターン情報抽出結果デー
タ、（５）はレイアウトパターン情報抽出結果データ（
４）のデータよりトランジスタサイズを抽出するトラン
ジスタサイズ抽出モジュール、（６）はレイアウトパタ
ーン情報抽出結果データ１４）のデータより配線容量、
抵抗を算出する配線容量、抵抗算出モジュール、（１ｚ
はトランジスタサイズ抽出モジュール（５１，配線容量
、抵抗算出モジュール（６）により生成し、記憶された
トランジスタサイズ、配線容量等を含んだ回路シミュレ
ーション用データ、 （１３は回路シミュレーション用
データ（１ｚのデータを解析する回路シミュレータ、（
１４１は回路シミュレーション用データ（１ｚにより解
析された回路シミュレーション結果、日は回路シミュレ
ーション結果Ｉの結果を表示し解析する波形表示モジュ
ールである。
すブロック図である。図において、（１）はレイアウト
パターンデータ、（２）は（１）のデータよりデバイス
１回路接続情報等を抽出するルールを記述したレイアウ
トパターン情報抽出ルール、（３）はレイアウトパター
ンデータ（１）とレイアウトパターン情報抽出ルール（
２）を用いてデバイス回路接続情報等を抽出し、記憶す
るレイアウトパターン情報抽出モジュール、（４）は抽
出し、生成されたレイアウトパターン情報抽出結果デー
タ、（５）はレイアウトパターン情報抽出結果データ（
４）のデータよりトランジスタサイズを抽出するトラン
ジスタサイズ抽出モジュール、（６）はレイアウトパタ
ーン情報抽出結果データ１４）のデータより配線容量、
抵抗を算出する配線容量、抵抗算出モジュール、（１ｚ
はトランジスタサイズ抽出モジュール（５１，配線容量
、抵抗算出モジュール（６）により生成し、記憶された
トランジスタサイズ、配線容量等を含んだ回路シミュレ
ーション用データ、 （１３は回路シミュレーション用
データ（１ｚのデータを解析する回路シミュレータ、（
１４１は回路シミュレーション用データ（１ｚにより解
析された回路シミュレーション結果、日は回路シミュレ
ーション結果Ｉの結果を表示し解析する波形表示モジュ
ールである。
次に動作について第４図のフローチャートを用いて説明
する。レイアウトパターンデータ（１）と、（１）のデ
ータよりデバイス、及び回路接続情報等を抽出するレイ
アウトパターン情報抽出ルールσ２を用いて、レイアウ
トパターン情報抽出モジュール（８）により、デバイス
、回路接続情報等を含むレイアウトパターン情報抽出結
果データ（４）を抽出し、記憶する。次にデータ（４）
よりトランジスタサイズを抽出するトランジスタサイズ
抽出モジュール（５）と配線の寄生容量、抵抗を算出す
る配線容量、抵抗抽出モジュール（６）により、トラン
ジスタサイズ、配線容量、抵抗を含んだ回路シミュレー
ション用情報データ（Ｌ２を生成し、記憶する。次に、
各トランジスタの立ち上がり、立ち下がりのタイミング
を調べるために回路シミュレーション用情報データσ２
を用いて回路シミュレータ（１３１により解析し、回路
シミュレーション結果Ｉを生成し、記憶する。その結果
を人により特性が規格値を満たさない箇所をエラーと判
断する。
する。レイアウトパターンデータ（１）と、（１）のデ
ータよりデバイス、及び回路接続情報等を抽出するレイ
アウトパターン情報抽出ルールσ２を用いて、レイアウ
トパターン情報抽出モジュール（８）により、デバイス
、回路接続情報等を含むレイアウトパターン情報抽出結
果データ（４）を抽出し、記憶する。次にデータ（４）
よりトランジスタサイズを抽出するトランジスタサイズ
抽出モジュール（５）と配線の寄生容量、抵抗を算出す
る配線容量、抵抗抽出モジュール（６）により、トラン
ジスタサイズ、配線容量、抵抗を含んだ回路シミュレー
ション用情報データ（Ｌ２を生成し、記憶する。次に、
各トランジスタの立ち上がり、立ち下がりのタイミング
を調べるために回路シミュレーション用情報データσ２
を用いて回路シミュレータ（１３１により解析し、回路
シミュレーション結果Ｉを生成し、記憶する。その結果
を人により特性が規格値を満たさない箇所をエラーと判
断する。
従来のレイアウトパターン検証システムは、以上のよう
に構成されているため各トランジスタの立ち上がり、立
ち下がり時間の検証するために、トランジスタサイズ、
配線の寄生容量、抵抗を抽出した回路シミュレーション
用情報データを抽出し、回路シミュレータにより解析し
、その結果を人が判断する必要があり、結果を得るまで
に非常に手間がかかるという問題点と、全てのトランジ
スタを回路シミュレーションで検証することはほとんど
困難であるという問題点があった。
に構成されているため各トランジスタの立ち上がり、立
ち下がり時間の検証するために、トランジスタサイズ、
配線の寄生容量、抵抗を抽出した回路シミュレーション
用情報データを抽出し、回路シミュレータにより解析し
、その結果を人が判断する必要があり、結果を得るまで
に非常に手間がかかるという問題点と、全てのトランジ
スタを回路シミュレーションで検証することはほとんど
困難であるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、回路シミュレーションを実行せずに、レイア
ウトパターンデータだけの検証により各トランジスタの
立ち上り、立ち下り時間を算出し、回路の特性を検証す
るレイアウトパターン検証を得ることを目的とする。
たもので、回路シミュレーションを実行せずに、レイア
ウトパターンデータだけの検証により各トランジスタの
立ち上り、立ち下り時間を算出し、回路の特性を検証す
るレイアウトパターン検証を得ることを目的とする。
この発明に係るレイアウトパターン検証シス亨ムは、レ
イアウトパターンデータからデバイス。
イアウトパターンデータからデバイス。
及び回路接続情報等を抽出するレイアウトバターｙ情ａ
抽出ルールを用いて、レイアウトパターン情報抽出モジ
ュールでレイアウトパターン情報を抽出し、その結果か
らトランジスタサイズをトランジスタサイズ抽出モジュ
ールにより抽出し、さらに配線の寄生容量、抵抗を配線
容量、抵抗抽出モジュールで算出するつ抽出した以上の
情報をもとに、各トランジスタの時定数を時定数算出モ
ジュールにより計算し、その結果を検証ルールの規定値
を基に時定数検証モジュールにより比較検証し、規定値
を越えるトランジスタとその出力配線をエラーとして出
力するようにしたものである。
抽出ルールを用いて、レイアウトパターン情報抽出モジ
ュールでレイアウトパターン情報を抽出し、その結果か
らトランジスタサイズをトランジスタサイズ抽出モジュ
ールにより抽出し、さらに配線の寄生容量、抵抗を配線
容量、抵抗抽出モジュールで算出するつ抽出した以上の
情報をもとに、各トランジスタの時定数を時定数算出モ
ジュールにより計算し、その結果を検証ルールの規定値
を基に時定数検証モジュールにより比較検証し、規定値
を越えるトランジスタとその出力配線をエラーとして出
力するようにしたものである。
この発明におけるレイアウトパターン検証システムは、
レイアウトパターンデータからデバイス、及び回路接続
情報をレイアウトパターン情報抽出モジュールにより抽
出し、抽出したデバイス。
レイアウトパターンデータからデバイス、及び回路接続
情報をレイアウトパターン情報抽出モジュールにより抽
出し、抽出したデバイス。
回路接続情報よりトランジスタサイズ抽出モジュール及
び配線容量、抵抗算出モジュールによりトランジスタサ
イズと配線容量、抵抗を抽出する。
び配線容量、抵抗算出モジュールによりトランジスタサ
イズと配線容量、抵抗を抽出する。
抽出された上記情報より、各トランジスタの時定数（立
ち上がり時間、立ち下がり時間）を時定数算出モジュー
ルにより算出し、算出した値が検証ルールの規定値を満
足するか時定数検証モジュールにより検証し、満足しな
ければエラーとして出力する。
ち上がり時間、立ち下がり時間）を時定数算出モジュー
ルにより算出し、算出した値が検証ルールの規定値を満
足するか時定数検証モジュールにより検証し、満足しな
ければエラーとして出力する。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はＬＳＩの構造を幾何学的に表わし
たレイアウトパターンデータ、（２）はデバイス、回路
接続情報等を抽出するレイアウトパターン情報抽出ルー
ル、（８）は（１）のデータより（２）のルールを用い
て、レイアウトパターン情報を抽出し記憶するレイアウ
トパターン情報抽出モジュール、（４）は（８）により
抽出し、記憶されたレイアウトパターン情報抽出結果デ
ータ、（５）は（４）の結果より、トランジスタサイズ
を抽出するトランジスタサイズ抽出モジュール、（６）
は＋４）の結果より配線容量、抵抗を算出する配線容量
、抵抗算出モジュール、Ｃγ）は上記モジュールにより
算出した情報より、各トランジスタの時定数を算出する
時定数算出モジュール、（８）は（７）により算出した
時定数を検証するための基準値を定義した検証ルール、
（９）はＣγ）により算出した時定数を（８）の検証ル
ールを用いて検証する時定数検証モジュール、嶽は（９
）により生成し記憶されたエラー結果、（１１１は頭の
エラー結果を表示する表示モジュールでアル、 次に動作について第２図のフローチャートを用いて説明
する。レイアウトパターンデータ（１）から、デバイス
、回路接続情報等を抽出するレイアウトパターン情報抽
出ルール（２）を用いてレイアウトパターン情報抽出モ
ジュール（８）によりデバイス。
図において、（１）はＬＳＩの構造を幾何学的に表わし
たレイアウトパターンデータ、（２）はデバイス、回路
接続情報等を抽出するレイアウトパターン情報抽出ルー
ル、（８）は（１）のデータより（２）のルールを用い
て、レイアウトパターン情報を抽出し記憶するレイアウ
トパターン情報抽出モジュール、（４）は（８）により
抽出し、記憶されたレイアウトパターン情報抽出結果デ
ータ、（５）は（４）の結果より、トランジスタサイズ
を抽出するトランジスタサイズ抽出モジュール、（６）
は＋４）の結果より配線容量、抵抗を算出する配線容量
、抵抗算出モジュール、Ｃγ）は上記モジュールにより
算出した情報より、各トランジスタの時定数を算出する
時定数算出モジュール、（８）は（７）により算出した
時定数を検証するための基準値を定義した検証ルール、
（９）はＣγ）により算出した時定数を（８）の検証ル
ールを用いて検証する時定数検証モジュール、嶽は（９
）により生成し記憶されたエラー結果、（１１１は頭の
エラー結果を表示する表示モジュールでアル、 次に動作について第２図のフローチャートを用いて説明
する。レイアウトパターンデータ（１）から、デバイス
、回路接続情報等を抽出するレイアウトパターン情報抽
出ルール（２）を用いてレイアウトパターン情報抽出モ
ジュール（８）によりデバイス。
回路接続情報等を含んだレイアウトパターン情報抽出結
果データ１４）を生成し、記憶する。生成し、記憶され
たデータより、トランジスタサイズをトランジスタサイ
ズ抽出モジュール（６）により抽出し、さらに配線容量
、抵抗を配線容量、抵抗抽出モジュール（６）により算
出する。これらのデータから各トランジスタの時定数を
時定数算出モジュールｌγ）により算出し、算出した値
を検証ルール１８）に定義された値により時定数検証モ
ジュール（９）により検証し、エラー結果（至）を生成
し記憶する。生成し、記憶されたエラー結果をエラー表
示モジュールαＤにより表示し、エラーを確認する様に
したものである。
果データ１４）を生成し、記憶する。生成し、記憶され
たデータより、トランジスタサイズをトランジスタサイ
ズ抽出モジュール（６）により抽出し、さらに配線容量
、抵抗を配線容量、抵抗抽出モジュール（６）により算
出する。これらのデータから各トランジスタの時定数を
時定数算出モジュールｌγ）により算出し、算出した値
を検証ルール１８）に定義された値により時定数検証モ
ジュール（９）により検証し、エラー結果（至）を生成
し記憶する。生成し、記憶されたエラー結果をエラー表
示モジュールαＤにより表示し、エラーを確認する様に
したものである。
以上のように、この発明によるレイアウトパターン検証
システムによれば、レイアウトパターンデータだけで簡
単な回路の特性（立ち上がり、立ち下がり時間）の検証
が短時間ででき、またシミュレーションと違いエラー箇
所の発見も容易にできるといった効果がある。
システムによれば、レイアウトパターンデータだけで簡
単な回路の特性（立ち上がり、立ち下がり時間）の検証
が短時間ででき、またシミュレーションと違いエラー箇
所の発見も容易にできるといった効果がある。
第１図はこの発明の一実施例によるレイアウトパターン
検証システムのブロック図、第２図は第１図の動作を示
すフローチャート図、第３図は従来のレイアウトパター
ン検証システムのブロック図、第４図は従来システムの
動作を示すフローチャート図である。 図において、（１）はレイアウトパターンデータ、（２
）はレイアウトパターン情報抽出ルール、（８）はレイ
アウトパターン情報抽出モジュール、（４）はレイアウ
トパターン情報抽出結果データ、（５）はトランジスタ
サイズ抽出モジュール、ｉ６）は配線容量、抵抗算出モ
ジュール、Ｃ７）は時定数算出モジュール、（８）は検
証ルール、（９）は時定数検証モジュール、叫はエラー
結ＩＱＩＩはエラー表示モジュールである。 なお、図中、同一符号は同一、又は相当部分を示す。
検証システムのブロック図、第２図は第１図の動作を示
すフローチャート図、第３図は従来のレイアウトパター
ン検証システムのブロック図、第４図は従来システムの
動作を示すフローチャート図である。 図において、（１）はレイアウトパターンデータ、（２
）はレイアウトパターン情報抽出ルール、（８）はレイ
アウトパターン情報抽出モジュール、（４）はレイアウ
トパターン情報抽出結果データ、（５）はトランジスタ
サイズ抽出モジュール、ｉ６）は配線容量、抵抗算出モ
ジュール、Ｃ７）は時定数算出モジュール、（８）は検
証ルール、（９）は時定数検証モジュール、叫はエラー
結ＩＱＩＩはエラー表示モジュールである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- ＬＳＩの構造を幾何学的に定義したレイアウトパターン
データと、そのデータよりデバイス、回路接続情報等を
抽出するルールを記述したレイアウトパターン情報抽出
ルールと、それらのデータとルールによりデバイス、回
路接続情報等を抽出し、記憶するレイアウトパターン情
報抽出モジュールと、抽出し、記憶されたレイアウトパ
ターン情報抽出結果データと、その結果データよりトラ
ンジスタサイズを抽出するトランジスタサイズ抽出モジ
ュールと、配線容量、抵抗を算出する配線容量、抵抗算
出モジュールと、これらのモジュールより抽出したデー
タから各トランジスタの時定数（立ち上がり時間、立ち
下がり時間）を算出する時定数算出モジュールと、その
算出した時定数が規準値を満足するかを検証するための
規格値を記述した検証ルールと、その検証ルールを用い
て算出した時定数を検証し、エラーを生成し、記憶する
時定数検証モジュールと生成し、記憶されたエラー結果
と、そのエラー結果を表示する表示モジュールを少なく
とも備えたレイアウトパターン検証システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326895A JPH0831111B2 (ja) | 1990-11-27 | 1990-11-27 | レイアウトパターン検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2326895A JPH0831111B2 (ja) | 1990-11-27 | 1990-11-27 | レイアウトパターン検証システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192078A true JPH04192078A (ja) | 1992-07-10 |
| JPH0831111B2 JPH0831111B2 (ja) | 1996-03-27 |
Family
ID=18192947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2326895A Expired - Lifetime JPH0831111B2 (ja) | 1990-11-27 | 1990-11-27 | レイアウトパターン検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831111B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2391660A (en) * | 2002-08-07 | 2004-02-11 | Hewlett Packard Development Co | Simplifying a circuit model by removing parasitic capacitance and resistance based on time constant values |
-
1990
- 1990-11-27 JP JP2326895A patent/JPH0831111B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2391660A (en) * | 2002-08-07 | 2004-02-11 | Hewlett Packard Development Co | Simplifying a circuit model by removing parasitic capacitance and resistance based on time constant values |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831111B2 (ja) | 1996-03-27 |
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