JPH04192197A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH04192197A JPH04192197A JP2324241A JP32424190A JPH04192197A JP H04192197 A JPH04192197 A JP H04192197A JP 2324241 A JP2324241 A JP 2324241A JP 32424190 A JP32424190 A JP 32424190A JP H04192197 A JPH04192197 A JP H04192197A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- parity
- bit
- memory
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はリダンダンシ記憶装置及びパリティ記憶装置
を有する半導体記憶装置に関するものである。
を有する半導体記憶装置に関するものである。
第２図は従来の半導体記憶装置の構成を示すブロック図
である。図において、（１）はビット線方向にｎビット
ワード線方向に１ビツトのアレイ状の配列となっている
付加記憶装置、（２）はビットワード線方向に８ビツト
のアレイ状の配置となっている記憶装置、（３）はリダ
ンダンシ制細部を示す。
である。図において、（１）はビット線方向にｎビット
ワード線方向に１ビツトのアレイ状の配列となっている
付加記憶装置、（２）はビットワード線方向に８ビツト
のアレイ状の配置となっている記憶装置、（３）はリダ
ンダンシ制細部を示す。
次に動作について説明する。
記憶装置（２）のいずれかのビットに不良が発生すると
、その不良ビットのあるビット線方向のすべてのビット
をリダンダンシ制御部（３）により付加記憶装置（１）
と置き換えが行われる。
、その不良ビットのあるビット線方向のすべてのビット
をリダンダンシ制御部（３）により付加記憶装置（１）
と置き換えが行われる。
従来のリダンダンシ制細部を設けた半導体記憶装置は以
上のように構成されていたので、どのビットにも不良が
発生しないときに付加記憶装置を使用されておらず、付
加記憶装置が無駄になっているという問題点があった。
上のように構成されていたので、どのビットにも不良が
発生しないときに付加記憶装置を使用されておらず、付
加記憶装置が無駄になっているという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、どのビットに不良が発生しないときでも付加
記憶装置を使用することができる半導体記憶装置を得る
ことを目的とする。
たもので、どのビットに不良が発生しないときでも付加
記憶装置を使用することができる半導体記憶装置を得る
ことを目的とする。
〔課題を解決するための手段および作用〕この発明に係
わる半導体記憶装置は、ビット不良発生時及びビット不
良が無いときのどちらにおいても、付加記憶装置を利用
できるようにするための切り換え制御部、リダンダンシ
制御部、パリティ制御部を備えたものである。
わる半導体記憶装置は、ビット不良発生時及びビット不
良が無いときのどちらにおいても、付加記憶装置を利用
できるようにするための切り換え制御部、リダンダンシ
制御部、パリティ制御部を備えたものである。
この発明の一実施例を図について説明する。
第１図において、（１）はビット線方向にｎビットワー
ド線方向に１ビツトのアレイ状の配列となっている付加
記憶装置、（２）はビット線方向にｎビットワード線方
向に８ビツトのアレイ状の配置となっている記憶装置、
（３）はリダンダンシ制御部、（４）はパリティチエツ
ク機能を有するパリティ制御部で、このパリティ制御部
のパリティチエツク機能は、記憶装置への書き込みの際
、８ビツトデータと１ビツトのパリティビットで構成さ
れるデータに対しパリティチエツクを行い、また記憶装
置（２）からの読み出しの際は、８ビツトデータと１ビ
ツトのパリティビットで構成されるデータに対しパリテ
ィチエツクを行うものである。（５）はリダンダンシ制
御部（３）とパリティ制御部（４）のどちらの動作を有
効とするか制御可能な切換制御部、（６）は切換制御部
（５）への入力となる外部入力端子、（７（は外部から
のデータ入力端子である。
ド線方向に１ビツトのアレイ状の配列となっている付加
記憶装置、（２）はビット線方向にｎビットワード線方
向に８ビツトのアレイ状の配置となっている記憶装置、
（３）はリダンダンシ制御部、（４）はパリティチエツ
ク機能を有するパリティ制御部で、このパリティ制御部
のパリティチエツク機能は、記憶装置への書き込みの際
、８ビツトデータと１ビツトのパリティビットで構成さ
れるデータに対しパリティチエツクを行い、また記憶装
置（２）からの読み出しの際は、８ビツトデータと１ビ
ツトのパリティビットで構成されるデータに対しパリテ
ィチエツクを行うものである。（５）はリダンダンシ制
御部（３）とパリティ制御部（４）のどちらの動作を有
効とするか制御可能な切換制御部、（６）は切換制御部
（５）への入力となる外部入力端子、（７（は外部から
のデータ入力端子である。
切換制御部（５）は外部入力端子１６）を有し、リダン
ダンシ制御部（３）とパリティ制御部（４）とに接続さ
れ、リダンダンシ制御部（３）は付加記憶装［（１）と
記憶装置０）とに接続している。また、パリティ制御部
（４）は付加記憶装置（１）と接続している。
ダンシ制御部（３）とパリティ制御部（４）とに接続さ
れ、リダンダンシ制御部（３）は付加記憶装［（１）と
記憶装置０）とに接続している。また、パリティ制御部
（４）は付加記憶装置（１）と接続している。
次に動作について説明する。
記憶装置（２）のいずれかのビットに不良が発生した時
、外部入力端子（６）より、切換制御部（５）にリダン
ダンシ制御部（３）の動作を有効とする入力信号を与え
、付加記憶装置（１）を前記ビット不良が発生したビッ
ト線方向のビットすべてと置き換えを行う（通常のリダ
ンダンシ）。この時、この半導体記憶装置に外部からの
データ入力端子（７）より入力された８ビツトデータ構
成のデータの書き込みを行なうと、リダンダンシされた
記憶装置（２）に８ビツトデータとして書き込まれる。
、外部入力端子（６）より、切換制御部（５）にリダン
ダンシ制御部（３）の動作を有効とする入力信号を与え
、付加記憶装置（１）を前記ビット不良が発生したビッ
ト線方向のビットすべてと置き換えを行う（通常のリダ
ンダンシ）。この時、この半導体記憶装置に外部からの
データ入力端子（７）より入力された８ビツトデータ構
成のデータの書き込みを行なうと、リダンダンシされた
記憶装置（２）に８ビツトデータとして書き込まれる。
記憶装置（２）のどのビットにも不良が発生しなかった
ときは、外部入力端子（６）より切換制御部（５）に、
パリティチエツク機能を備えたパリティ制御部（４）の
動作を有効とする入力信号を与え、付加記憶装置！ （
１１をパリティビット記憶装置として使用する。
ときは、外部入力端子（６）より切換制御部（５）に、
パリティチエツク機能を備えたパリティ制御部（４）の
動作を有効とする入力信号を与え、付加記憶装置！ （
１１をパリティビット記憶装置として使用する。
この時、この半導体記憶装置に外部からのデータ入力端
子（７）より入力された８ビツトデータを１ビツトのパ
リティビット構成のデータの書き込みを行なうと、記憶
装置（２）に８ビツトデータが書き込まれ、付加記憶装
置（１）に１ビツトのパリティビットが書き込まれる。
子（７）より入力された８ビツトデータを１ビツトのパ
リティビット構成のデータの書き込みを行なうと、記憶
装置（２）に８ビツトデータが書き込まれ、付加記憶装
置（１）に１ビツトのパリティビットが書き込まれる。
なお、上記実施例では付加記憶装置（１）はビット線方
向にｎビット、ワード線方向に１ビツトという構成で、
また記憶装置（２）はビット線方向にｎビットワード線
方向に８ビツトと言う構成の場合について説明したが、
他の構成についても同じ効果が得られる。
向にｎビット、ワード線方向に１ビツトという構成で、
また記憶装置（２）はビット線方向にｎビットワード線
方向に８ビツトと言う構成の場合について説明したが、
他の構成についても同じ効果が得られる。
以上のようにこの発明によれば、記憶装置のいずれかに
ビット不良が発生したときには、ビット不良が発生した
ビット線方向のビットすべてと付加記憶装置の全ビット
を置き換えることが可能でかっ、前記ビット不良が無い
ときには付加記憶装置をパリティビット記憶装置として
使用することが可能である半導体記憶装置が得られる効
果がある。
ビット不良が発生したときには、ビット不良が発生した
ビット線方向のビットすべてと付加記憶装置の全ビット
を置き換えることが可能でかっ、前記ビット不良が無い
ときには付加記憶装置をパリティビット記憶装置として
使用することが可能である半導体記憶装置が得られる効
果がある。
第１図はこの発明の一実施例である半導体記憶装置のブ
ロック図、第２図は従来の半導体記憶装置のブロック図
である。 図において、（１）は付加記憶装置、（２）は記憶装置
、（３）はリダンダンシ制御部、（４）はパリティ制御
部、（５）は切換制御部、（６）は外部入力端子、（７
）は外部入力データ端子を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
ロック図、第２図は従来の半導体記憶装置のブロック図
である。 図において、（１）は付加記憶装置、（２）は記憶装置
、（３）はリダンダンシ制御部、（４）はパリティ制御
部、（５）は切換制御部、（６）は外部入力端子、（７
）は外部入力データ端子を示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 第１の記憶装置と第２の記憶装置を備えた半導体記憶装
置において、前記第２の記憶装置はリダンダンシ記憶装
置もしくはパリテイ記憶装置として使用可能で、前記リ
ダンダンシ記憶装置と前記パリテイ記憶装置の切り換え
を行う制御回路と、前記リダンダンシ記憶装置の制御を
行うリダンダンシ制御部と、前記パリテイ記憶装置の制
御を行うパリテイ制御部とを備えたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324241A JPH04192197A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324241A JPH04192197A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192197A true JPH04192197A (ja) | 1992-07-10 |
Family
ID=18163615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324241A Pending JPH04192197A (ja) | 1990-11-26 | 1990-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192197A (ja) |
-
1990
- 1990-11-26 JP JP2324241A patent/JPH04192197A/ja active Pending
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