JPH04373143A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH04373143A JPH04373143A JP17741091A JP17741091A JPH04373143A JP H04373143 A JPH04373143 A JP H04373143A JP 17741091 A JP17741091 A JP 17741091A JP 17741091 A JP17741091 A JP 17741091A JP H04373143 A JPH04373143 A JP H04373143A
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- JP
- Japan
- Prior art keywords
- semiconductor integrated
- integrated circuit
- chip
- circuit
- test circuit
- Prior art date
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- Pending
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、特にひとつのチップ面積を小さくしたものに関
するものである。
に関し、特にひとつのチップ面積を小さくしたものに関
するものである。
【０００２】
【従来の技術】図３はウエハ状態にあるときの従来の半
導体集積回路装置の要部の平面図である。図において、
１はチップ、２ａはテスト回路、明示のため斜線を施し
た領域３はＩＣを各チップに分割するときの切りしろと
なる領域であるダイシングライン、４は一般にセレクタ
などで構成される内部回路、５は集積回路本来の機能を
達成するための内部回路、７はボンディングパッド、８
ａはテストパッド（ボンディングパッド）、９はチップ
１内の配線である。
導体集積回路装置の要部の平面図である。図において、
１はチップ、２ａはテスト回路、明示のため斜線を施し
た領域３はＩＣを各チップに分割するときの切りしろと
なる領域であるダイシングライン、４は一般にセレクタ
などで構成される内部回路、５は集積回路本来の機能を
達成するための内部回路、７はボンディングパッド、８
ａはテストパッド（ボンディングパッド）、９はチップ
１内の配線である。
【０００３】次に動作について説明する。内部回路４は
一般にセレクタなどで構成され、半導体集積回路装置の
通常動作時はボンディングパッド７からの入力を、テス
ト時はテスト回路２ａからの出力を選択し、内部回路５
へ入力する。
一般にセレクタなどで構成され、半導体集積回路装置の
通常動作時はボンディングパッド７からの入力を、テス
ト時はテスト回路２ａからの出力を選択し、内部回路５
へ入力する。
【０００４】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のようにチップ１内部にテスト回路２ａを設
けていたが、テスト回路２ａは半導体集積回路装置のテ
ストを容易に行うだけのための回路なので、この装置の
通常動作時には不要である。このため、従来の半導体集
積回路装置ではテスト回路２ａの占める領域分、チップ
１の面積が大きくなってしまうという問題点があった。 また、テスト回路２ａをチップ１内部に設けているので
、そのテスト回路２ａへのデータ入出力や制御入力をす
るテストパッド８ａ（ボンディングパッド）もチップ内
部に必要となるという問題点があった。
装置は以上のようにチップ１内部にテスト回路２ａを設
けていたが、テスト回路２ａは半導体集積回路装置のテ
ストを容易に行うだけのための回路なので、この装置の
通常動作時には不要である。このため、従来の半導体集
積回路装置ではテスト回路２ａの占める領域分、チップ
１の面積が大きくなってしまうという問題点があった。 また、テスト回路２ａをチップ１内部に設けているので
、そのテスト回路２ａへのデータ入出力や制御入力をす
るテストパッド８ａ（ボンディングパッド）もチップ内
部に必要となるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、チップ面積を小さくできる半導
体集積回路装置を提供することを目的としている。
ためになされたもので、チップ面積を小さくできる半導
体集積回路装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、この装置の通常動作時には不要であるテ
スト回路をダイシングライン上に設け、このテスト回路
とチップ内の内部回路とを配線したものである。また、
上記テスト回路を複数個のチップで共有するようにした
ものである。
積回路装置は、この装置の通常動作時には不要であるテ
スト回路をダイシングライン上に設け、このテスト回路
とチップ内の内部回路とを配線したものである。また、
上記テスト回路を複数個のチップで共有するようにした
ものである。
【０００７】
【作用】この発明における半導体集積回路装置は、この
装置基板のダイシングライン上にテスト回路を設けるこ
とにより、半導体集積回路装置の通常動作時には不要な
テスト回路の面積分チップ面積を小さくでき、さらにこ
のテスト回路を複数個のチップで共有することにより、
１枚のウエハから得られるチップ数を増やすことができ
る。
装置基板のダイシングライン上にテスト回路を設けるこ
とにより、半導体集積回路装置の通常動作時には不要な
テスト回路の面積分チップ面積を小さくでき、さらにこ
のテスト回路を複数個のチップで共有することにより、
１枚のウエハから得られるチップ数を増やすことができ
る。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例による半導体集積回路
装置がウエハ状態にあるときの要部の平面図である。図
において、１はチップ、２ａはテスト回路でダイシング
ライン３上に設けられている。４は一般にセレクタなど
で構成される内部回路、５は集積回路本来の機能を達成
するための内部回路、６はダイシングライン３上に設け
たテスト回路２ａと内部回路４とを接続する配線、７は
ボンディングパッド、８ａはテストパッド、９はチップ
１内の配線である。
する。図１はこの発明の一実施例による半導体集積回路
装置がウエハ状態にあるときの要部の平面図である。図
において、１はチップ、２ａはテスト回路でダイシング
ライン３上に設けられている。４は一般にセレクタなど
で構成される内部回路、５は集積回路本来の機能を達成
するための内部回路、６はダイシングライン３上に設け
たテスト回路２ａと内部回路４とを接続する配線、７は
ボンディングパッド、８ａはテストパッド、９はチップ
１内の配線である。
【０００９】次に上記実施例の動作について説明する。
テスト回路２ａの出力とボンディングパッド７からの入
力を内部回路４により選択し、内部回路５へ入力する。 内部回路４は一般にセレクタなどで構成され、半導体集
積回路装置の通常動作時はボンディングパッド７からの
入力を、テスト時はテスト回路２ａからの出力を選択す
る。
力を内部回路４により選択し、内部回路５へ入力する。 内部回路４は一般にセレクタなどで構成され、半導体集
積回路装置の通常動作時はボンディングパッド７からの
入力を、テスト時はテスト回路２ａからの出力を選択す
る。
【００１０】テスト回路２ａは半導体集積回路装置のテ
ストを容易に行うための回路であるから、この半導体集
積回路装置の通常動作時には不要な回路である。そこで
、このテスト回路２ａを図２（ａ）に示すようにチップ
１内部に設けるのではなく、半導体集積回路装置基板上
のダイシングライン３上に形成する。このとき、図２（
ｂ）に示した第１の実施例では、１つのチップ１に対し
てダイシングライン３上に設けたテスト回路２ａを１つ
としており、図２（ａ）に示した従来の例におけるチッ
プ１よりもテスト回路２ａの面積分チップ１の面積を小
さくできる。また、図１，図２（ｃ）に示した第２の実
施例では、ダイシングライン３上に設けた１つのテスト
回路２ａを複数のチップ１で共有させている。この場合
、テスト回路２ａに対し入力および出力を行うテストパ
ッド８ａをもテスト回路２ａ内に設けており、チップ１
の内部に設ける必要がなくなるので、チップ１の面積は
テスト回路２ａおよびテストパッド８ａが占める面積分
さらに小さくできる。
ストを容易に行うための回路であるから、この半導体集
積回路装置の通常動作時には不要な回路である。そこで
、このテスト回路２ａを図２（ａ）に示すようにチップ
１内部に設けるのではなく、半導体集積回路装置基板上
のダイシングライン３上に形成する。このとき、図２（
ｂ）に示した第１の実施例では、１つのチップ１に対し
てダイシングライン３上に設けたテスト回路２ａを１つ
としており、図２（ａ）に示した従来の例におけるチッ
プ１よりもテスト回路２ａの面積分チップ１の面積を小
さくできる。また、図１，図２（ｃ）に示した第２の実
施例では、ダイシングライン３上に設けた１つのテスト
回路２ａを複数のチップ１で共有させている。この場合
、テスト回路２ａに対し入力および出力を行うテストパ
ッド８ａをもテスト回路２ａ内に設けており、チップ１
の内部に設ける必要がなくなるので、チップ１の面積は
テスト回路２ａおよびテストパッド８ａが占める面積分
さらに小さくできる。
【００１１】
【発明の効果】以上のように、この発明によれば、半導
体集積回路装置の通常動作時には不要なテスト回路をダ
イシングライン上に設けたので、チップ面積を小さくで
きる。さらに、このテスト回路を複数のチップで共用す
れば、１枚のウエハから得られるチップ数が増え、装置
が安価にできる効果がある。
体集積回路装置の通常動作時には不要なテスト回路をダ
イシングライン上に設けたので、チップ面積を小さくで
きる。さらに、このテスト回路を複数のチップで共用す
れば、１枚のウエハから得られるチップ数が増え、装置
が安価にできる効果がある。
【図１】この発明の一実施例による半導体集積回路装置
のウエハ状態にあるときの要部の平面図である。
のウエハ状態にあるときの要部の平面図である。
【図２】従来の半導体集積回路装置のウエハ状態の平面
図、１つのテスト回路に対し１つのチップの場合のウエ
ハ状態の平面図、及びこの発明により、１つのテスト回
路を複数のチップで共有している場合のウエハ状態の平
面図である。
図、１つのテスト回路に対し１つのチップの場合のウエ
ハ状態の平面図、及びこの発明により、１つのテスト回
路を複数のチップで共有している場合のウエハ状態の平
面図である。
【図３】従来の半導体集積回路装置のウエハ状態にある
ときの要部の平面図である。
ときの要部の平面図である。
１ チップ
２ａ テスト回路
３ ダイシングライン
４ 内部回路（セレクタ）
６ テスト回路２ａと内部回路４を接続する配線
７ ボンディングパッド ８ａ テストパッド
７ ボンディングパッド ８ａ テストパッド
Claims (2)
- 【請求項１】 半導体集積回路装置基板上のダイシン
グライン上に設けたテスト回路と、前記テスト回路とチ
ップ内部の内部回路とを結ぶ配線とを備えたことを特徴
とする半導体集積回路装置。 - 【請求項２】 上記半導体集積回路装置において、ダ
イシングライン上に設けたテスト回路を複数個のチップ
で共有するようにしたことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17741091A JPH04373143A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17741091A JPH04373143A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373143A true JPH04373143A (ja) | 1992-12-25 |
Family
ID=16030443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17741091A Pending JPH04373143A (ja) | 1991-06-21 | 1991-06-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373143A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
-
1991
- 1991-06-21 JP JP17741091A patent/JPH04373143A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007258728A (ja) * | 2007-04-02 | 2007-10-04 | Fujitsu Ltd | ウエハーレベルパッケージ及びウエハーレベルパッケージを用いた半導体装置の製造方法 |
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