JPH04192625A - Ｐｌｌ周波数シンセサイザ - Google Patents
Ｐｌｌ周波数シンセサイザInfo
- Publication number
- JPH04192625A JPH04192625A JP2318629A JP31862990A JPH04192625A JP H04192625 A JPH04192625 A JP H04192625A JP 2318629 A JP2318629 A JP 2318629A JP 31862990 A JP31862990 A JP 31862990A JP H04192625 A JPH04192625 A JP H04192625A
- Authority
- JP
- Japan
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- frequency
- current
- output
- charge pump
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- Granted
Links
- 238000007599 discharging Methods 0.000 claims abstract description 6
- 239000003990 capacitor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＰＬＬ周波数シンセサイザに関し、特に出力の
周波数を高速で切換えるＰＬＬ周波数シンセサイザに関
する。
周波数を高速で切換えるＰＬＬ周波数シンセサイザに関
する。
〔従来の技術］
従来のＰＬＬ周波数シンセサイザにおいて、周波数の切
り換えを高速に行い、かつ切り換え後の動作の安定化を
図る技術として、例えば第５図に示すようなものがある
（特開昭６１−１３４１２６号）。
り換えを高速に行い、かつ切り換え後の動作の安定化を
図る技術として、例えば第５図に示すようなものがある
（特開昭６１−１３４１２６号）。
“すなわち、第５図はＰＬＬ周波数シンセサイザのルー
プフィルタの構成であり、入力端子４１と出力端子４２
との間に直列に抵抗４３を、並列に抵抗４４とコンデン
サ４５を接続している。そして、抵抗４３と並列に可変
抵抗４６と抵抗４７を接続し、抵抗４４と並列に可変抵
抗４８と抵抗４９を接続している。さらに、可変抵抗４
６．４８には抵抗値制御回路５０を接続し、制御端子５
１に入力される制御信号によって抵抗値制御回路５０が
可変抵抗４６．４８を制御するようになっている。
プフィルタの構成であり、入力端子４１と出力端子４２
との間に直列に抵抗４３を、並列に抵抗４４とコンデン
サ４５を接続している。そして、抵抗４３と並列に可変
抵抗４６と抵抗４７を接続し、抵抗４４と並列に可変抵
抗４８と抵抗４９を接続している。さらに、可変抵抗４
６．４８には抵抗値制御回路５０を接続し、制御端子５
１に入力される制御信号によって抵抗値制御回路５０が
可変抵抗４６．４８を制御するようになっている。
この構成では、周波数が安定している場合には、制御端
子５１に入力される制御信号に応じて抵抗値制御回路５
０は可変抵抗４６．４８をオープンにし、ループフィル
タは抵抗４３，４４、コンデンサ４５にて構成される。
子５１に入力される制御信号に応じて抵抗値制御回路５
０は可変抵抗４６．４８をオープンにし、ループフィル
タは抵抗４３，４４、コンデンサ４５にて構成される。
これは周波数が安定になる定数が選ばれる。
一方、周波数切換時には、抵抗値制御回路５゜は可変抵
抗４６．４８をショートにするように動作し、高速に周
波数を引込むように選ばれた抵抗４７．４９を抵抗４３
．４４に並列接続することで高速引込みを行う。そして
、引込み完了時には、抵抗値制御回路５０が可変抵抗４
６．４８の抵抗値を徐々にに大きくしていき、最終的に
オープになるよう制御する。これにより、高速な引込み
を可能とし、かつ引込み完了後は、安定に動作するＰＬ
Ｌ周波数シンセサイザを実現している。
抗４６．４８をショートにするように動作し、高速に周
波数を引込むように選ばれた抵抗４７．４９を抵抗４３
．４４に並列接続することで高速引込みを行う。そして
、引込み完了時には、抵抗値制御回路５０が可変抵抗４
６．４８の抵抗値を徐々にに大きくしていき、最終的に
オープになるよう制御する。これにより、高速な引込み
を可能とし、かつ引込み完了後は、安定に動作するＰＬ
Ｌ周波数シンセサイザを実現している。
〔発明が解決しようとする課題〕
従来のＰＬＬ周波数シンセサイザにおいては、周波数の
引込みが完了した時点で、高抵抗に切換えを行うように
なっているが、チャージポンプからみた場合、軽い負荷
から重い負荷に変わるようになっている。
引込みが完了した時点で、高抵抗に切換えを行うように
なっているが、チャージポンプからみた場合、軽い負荷
から重い負荷に変わるようになっている。
実際にチャージポンプを構成する場合、負荷によってチ
ャージポンプのドライブ能力が大幅に変わってしまう。
ャージポンプのドライブ能力が大幅に変わってしまう。
この場合、重い負荷がつく事でチャージポンプのドライ
ブ能力は落ちてしまい、デッドゾーンを生じてしまう可
能性が高い。
ブ能力は落ちてしまい、デッドゾーンを生じてしまう可
能性が高い。
また、切換え時において、ループフィルタにチャージも
しくはディスチャージがなされていると、抵抗値を変え
ることで電圧制御発振器に与えられる電圧値が僅かなが
ら変化する。電圧制御発振器の変調怒度が高い場合、こ
の切換えにより周波数が変動してしまう。
しくはディスチャージがなされていると、抵抗値を変え
ることで電圧制御発振器に与えられる電圧値が僅かなが
ら変化する。電圧制御発振器の変調怒度が高い場合、こ
の切換えにより周波数が変動してしまう。
さらに、■ＣＯに電圧を与えるラインすなわちＬＦの出
力は通常高いインピーダンスを持っているため、このラ
インにスイッチング素子を入れると、そのコントロール
電圧がもれ込む可能性が高い。
力は通常高いインピーダンスを持っているため、このラ
インにスイッチング素子を入れると、そのコントロール
電圧がもれ込む可能性が高い。
本発明の目的は高速切換えを可能とする一方で、切換え
後の周波数の安定性を高めたＰＬＬ周波数シンセサイザ
を提供することにある。
後の周波数の安定性を高めたＰＬＬ周波数シンセサイザ
を提供することにある。
本発明のＰＬＬ周波数シンセサイザは、電圧制御発振器
の出力と基準周波数発生器の出力の位相および周波数の
ずれを位相周波数比較器で検出し、その位相の進み、遅
れに応じた信号出力によって電流をチャージし、あるい
は電流をディスチャージするチャージポンプを備えたＰ
、Ｌ Ｌ周波数シンセサイザに、チャージポンプのチ
ャージ時およびディスチャージ時の電流を連続的に変化
させる電流量制御回路を設けている。
の出力と基準周波数発生器の出力の位相および周波数の
ずれを位相周波数比較器で検出し、その位相の進み、遅
れに応じた信号出力によって電流をチャージし、あるい
は電流をディスチャージするチャージポンプを備えたＰ
、Ｌ Ｌ周波数シンセサイザに、チャージポンプのチ
ャージ時およびディスチャージ時の電流を連続的に変化
させる電流量制御回路を設けている。
この場合、電流量制御回路は、周波数切換時に電流を増
大させ、その後徐々に電流を低減させるように構成され
る。
大させ、その後徐々に電流を低減させるように構成され
る。
本発明によれば、電流量制御回路によって周波数切換え
時にチャージポンプの電流を増加させることで引き込み
を速くし、また切換え後にチャージポンプの出力電流を
減少させることで安定化を確保する。
時にチャージポンプの電流を増加させることで引き込み
を速くし、また切換え後にチャージポンプの出力電流を
減少させることで安定化を確保する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のプロ・ンク図である。
電圧制御発振器１の出力は出力端子１０に出力される一
方で一部は可変周波数分周器２に入力され、分周数入力
端子８に入力される分周数入力に応じて周波数分周器２
によって所要の周波数に分周される。分周された信号は
、基準周波数発生器３で発生される基準周波数信号と共
に位相周波数比較器４に入力されて位相および周波数が
比較され、比較結果として遅れ情報Ｓ１と進み情報Ｓ２
が出力される。チャージポンプ５は、進み情報Ｓ２がＨ
ｉｇｈの場合にディスチャージ状態となり、遅れ情報Ｓ
１が旧ｇｈの場合にチャージを行う。このとき、電流量
設定値入力端子９から入力された電流量設定値に応じて
電流量制御回路６により設定されるディスチャージ電流
量あるいはチャージ電流量にてチャージ、ディスチャー
ジを行う。このチャージポンプ５の出力はループフィル
タ７にて積分、平滑化され、前記電圧制御発振器１にフ
ィードバックされる。
方で一部は可変周波数分周器２に入力され、分周数入力
端子８に入力される分周数入力に応じて周波数分周器２
によって所要の周波数に分周される。分周された信号は
、基準周波数発生器３で発生される基準周波数信号と共
に位相周波数比較器４に入力されて位相および周波数が
比較され、比較結果として遅れ情報Ｓ１と進み情報Ｓ２
が出力される。チャージポンプ５は、進み情報Ｓ２がＨ
ｉｇｈの場合にディスチャージ状態となり、遅れ情報Ｓ
１が旧ｇｈの場合にチャージを行う。このとき、電流量
設定値入力端子９から入力された電流量設定値に応じて
電流量制御回路６により設定されるディスチャージ電流
量あるいはチャージ電流量にてチャージ、ディスチャー
ジを行う。このチャージポンプ５の出力はループフィル
タ７にて積分、平滑化され、前記電圧制御発振器１にフ
ィードバックされる。
このＰＬＬ周波数シンセサイザでは、周波数切換え時に
は分周数入力端子８より入力される分周数を変えると共
に、電流量制御回路６から出力されるディスチャージ電
流量あるいはチャージ電流量を増やすような電流量設定
値を電流量設定値入力端子９から入力する。
は分周数入力端子８より入力される分周数を変えると共
に、電流量制御回路６から出力されるディスチャージ電
流量あるいはチャージ電流量を増やすような電流量設定
値を電流量設定値入力端子９から入力する。
その後、時間的に連続にチャージポンプ５の出力の電流
量を落とすように電流量設定値入力端子９より制御する
。これにより切換えで大幅に周波数がずれている時は、
高速に引込み、引込みが完了すると周波数を安定に出力
できる。
量を落とすように電流量設定値入力端子９より制御する
。これにより切換えで大幅に周波数がずれている時は、
高速に引込み、引込みが完了すると周波数を安定に出力
できる。
第２図は前記電流量制御回路６の一例の回路図である。
同図において、１１は電流量設定値が入力される入力端
子（第１図の電流量設定値入力端子９に相当）であり、
ここにはスイ・７チング信号が加えられる。また、１２
は電源端子であり、オン状態の時には電圧ＶＤｌ＋が供
給される。さらに、１３は前記チャージポンプ５に対し
てディスチャージ電流量あるいはチャージ電流量を出力
する出力端子である。
子（第１図の電流量設定値入力端子９に相当）であり、
ここにはスイ・７チング信号が加えられる。また、１２
は電源端子であり、オン状態の時には電圧ＶＤｌ＋が供
給される。さらに、１３は前記チャージポンプ５に対し
てディスチャージ電流量あるいはチャージ電流量を出力
する出力端子である。
この回路は、スイッチング素子１４と、オペアンプ１５
と、ｎチャンネルＭＯ３ＦＥＴ１６と、２個のｐチャン
ネルＭＯ５ＦＥＴ１７．１８と、抵抗１９，２０．２１
と、コンデンサ２２とで構成される。そして、抵抗２０
には電源電圧が加えられ、この電圧によりコンデンサ２
２はチャージアップされる。また、電源電圧はオペアン
プ１５の非反転入力に加えられる。ｎチャンネルＭＯ３
ＦＥＴ１６のソースがオペアンプ１５の反転入力に接続
されており、非反転入力の電源電圧は、ｎチャンネルＭ
Ｏ３ＦＥＴ１６のソース電圧と等しくなり、抵抗１９の
抵抗値をＲＩ、とおくと、ドレイン電流がＶｖｏ／Ｒｔ
ｑ流れる。
と、ｎチャンネルＭＯ３ＦＥＴ１６と、２個のｐチャン
ネルＭＯ５ＦＥＴ１７．１８と、抵抗１９，２０．２１
と、コンデンサ２２とで構成される。そして、抵抗２０
には電源電圧が加えられ、この電圧によりコンデンサ２
２はチャージアップされる。また、電源電圧はオペアン
プ１５の非反転入力に加えられる。ｎチャンネルＭＯ３
ＦＥＴ１６のソースがオペアンプ１５の反転入力に接続
されており、非反転入力の電源電圧は、ｎチャンネルＭ
Ｏ３ＦＥＴ１６のソース電圧と等しくなり、抵抗１９の
抵抗値をＲＩ、とおくと、ドレイン電流がＶｖｏ／Ｒｔ
ｑ流れる。
また、ｐチャンネルＭＯ３’ＦＥＴ１７．１Ｂは、カレ
ントミラー回路を構成しており、ｐチャンネルＭＯＳＦ
ＥＴ１Ｂのゲート幅はｐチャンネルＭＯ３ＦＥＴ１７の
Ｎ倍にされている。これにより、ｎチャンネルＭＯ３Ｆ
ＥＴ１６のドレイン電流はＮ倍され、ｐチャンネルＭＯ
ＳＦＥＴ１Ｂのドレイン電流となり、出力端子１３に出
力される。
ントミラー回路を構成しており、ｐチャンネルＭＯＳＦ
ＥＴ１Ｂのゲート幅はｐチャンネルＭＯ３ＦＥＴ１７の
Ｎ倍にされている。これにより、ｎチャンネルＭＯ３Ｆ
ＥＴ１６のドレイン電流はＮ倍され、ｐチャンネルＭＯ
ＳＦＥＴ１Ｂのドレイン電流となり、出力端子１３に出
力される。
オン状態からオフ状態に変化させると、オペアンプの非
反転入力の電圧は、抵抗２１の抵抗値が非常に大きい場
合、コンデンサ２２の電圧が抵抗２０を通ってディスチ
ャージされるため、指数関数的に低下し、抵抗２０の抵
抗値をＲ２゜、抵抗２１の抵抗値をＲ２ｌとおくと、（
Ｒ２゜／Ｒ，。＋Ｒ２１）・ＶＯＯに収束する。オン状
態と同し原理で出力端子３にはＮ／Ｒ１９倍された電流
値として伝わる。
反転入力の電圧は、抵抗２１の抵抗値が非常に大きい場
合、コンデンサ２２の電圧が抵抗２０を通ってディスチ
ャージされるため、指数関数的に低下し、抵抗２０の抵
抗値をＲ２゜、抵抗２１の抵抗値をＲ２ｌとおくと、（
Ｒ２゜／Ｒ，。＋Ｒ２１）・ＶＯＯに収束する。オン状
態と同し原理で出力端子３にはＮ／Ｒ１９倍された電流
値として伝わる。
第３図（ａ）ないしくＣ）に入力端子１１、ｎチャンネ
ルＭＯ３ＦＥＴ１６のドレイン電流、出力端子１３の各
電圧波形図を示す。
ルＭＯ３ＦＥＴ１６のドレイン電流、出力端子１３の各
電圧波形図を示す。
なお、これはチャージアップする回路であるが、ディス
チャージする場合には第２図のｎチャンネルＭＯ３ＦＥ
Ｔ１６をＰチャンネルに、ｐチャンネルのＭＯ３ＦＥＴ
１７．１８をｎチャンネルに置換え、さらに抵抗１９の
グランド側を電源１２に、ＰチャネルＭＯ３ＦＥＴ１７
．１８のソースをグランドにそれぞれ接続すればよい。
チャージする場合には第２図のｎチャンネルＭＯ３ＦＥ
Ｔ１６をＰチャンネルに、ｐチャンネルのＭＯ３ＦＥＴ
１７．１８をｎチャンネルに置換え、さらに抵抗１９の
グランド側を電源１２に、ＰチャネルＭＯ３ＦＥＴ１７
．１８のソースをグランドにそれぞれ接続すればよい。
第４図は前記チャージポンプの一例である。ここではｐ
チャンネルＭＯ５ＦＥＴ３６とｎチャンネルＭＯ３ＦＥ
Ｔ３７とでＣＭＯ３構造に構成し、これに遅れ位相入力
端子３１、進み位相入力端子３２、チャージアップ入力
端子３３、ディスチャージ出力端子３４、チャージ出力
端子３５を接続している。
チャンネルＭＯ５ＦＥＴ３６とｎチャンネルＭＯ３ＦＥ
Ｔ３７とでＣＭＯ３構造に構成し、これに遅れ位相入力
端子３１、進み位相入力端子３２、チャージアップ入力
端子３３、ディスチャージ出力端子３４、チャージ出力
端子３５を接続している。
このチャージポンプでは、端子３１の遅れ位相入力が旧
ｇｈになると、ＰチャネルＭＯＳ Ｆ ＥＴ ３６を介
してチャージアンプ入力端子３３から電流が流込み、端
子３２の進み位相人力が旧ｇｈになると、ｎチャネルＭ
Ｏ３ＦＥＴ３７を介してディスチャージ出力３４から電
流が流れ出る。
ｇｈになると、ＰチャネルＭＯＳ Ｆ ＥＴ ３６を介
してチャージアンプ入力端子３３から電流が流込み、端
子３２の進み位相人力が旧ｇｈになると、ｎチャネルＭ
Ｏ３ＦＥＴ３７を介してディスチャージ出力３４から電
流が流れ出る。
以上説明したように本発明は、電流量制御回路を設けて
チャージポンプへの電流量を制御するように構成してい
るので、周波数切換え時にチャージポンプの電流を増加
させることで引き込みを速くし、また切換え後にチャー
ジポンプの出力電流を減少させることで安定化を確保す
ることができる効果がある。
チャージポンプへの電流量を制御するように構成してい
るので、周波数切換え時にチャージポンプの電流を増加
させることで引き込みを速くし、また切換え後にチャー
ジポンプの出力電流を減少させることで安定化を確保す
ることができる効果がある。
第１図は本発明の一実施例のブロック図、第２図は電流
量制御回路の一例の回路図、第３図はその電圧波形図、
第４図はチャージポンプの回路図、第５図は従来のＰＬ
Ｌ周波数シンセサイザにおけるループフィルタの回路図
である。 １・・・電圧制御発振器、２・・・可変周波数分周器、
３・・・基準周波数発生器、４・・・位相周波数比較器
、５・・・チャージポンプ、６・・・電流制御回路、７
・・・ループフィルタ、８・・・分周数入力、９・・・
電流量設定値入力端子、１０・・・出力端子、１１・・
・電流量設定値入力端子、１２・・・電源端子、１３・
・・出力端子、１４・・・スイッチング素子、１５・・
・オペアンプ、１６−ｎチャンネルＭＯ３ＦＥＴ、１７
．１８・・・Ｐチャンネル間Ｏ３ＦＥＴ、１９，２０．
２１・・・抵抗、２２・・・コンデンサ、３１・・・遅
れ位相入力端子、３２・・・進み位相入力端子、３３・
・・チャージアップ入力端子、３４・・・ディスチャー
ジ出力端子、３５・・・チャージ出力端子、３６・・・
Ｐチャンネル間Ｏ３ＦＥＴ、３７− ｎチャンネルＭＯ
３ＦＥＴ、４１・・・入力端子、４２・・・出力端子、
４３．４４・・−抵抗、４５・・・コンデンサ４５．４
６・・・可変抵抗、４７・・・抵抗、４８・・・可変抵
抗、４９・・・抵抗、５０・・・抵抗値制御回路、５１
・・・制御端子。 第１図 電流量に泡省入カ＃＃ｐ＋ 第２図 第３図 ｔ（−す＾ｎ）
量制御回路の一例の回路図、第３図はその電圧波形図、
第４図はチャージポンプの回路図、第５図は従来のＰＬ
Ｌ周波数シンセサイザにおけるループフィルタの回路図
である。 １・・・電圧制御発振器、２・・・可変周波数分周器、
３・・・基準周波数発生器、４・・・位相周波数比較器
、５・・・チャージポンプ、６・・・電流制御回路、７
・・・ループフィルタ、８・・・分周数入力、９・・・
電流量設定値入力端子、１０・・・出力端子、１１・・
・電流量設定値入力端子、１２・・・電源端子、１３・
・・出力端子、１４・・・スイッチング素子、１５・・
・オペアンプ、１６−ｎチャンネルＭＯ３ＦＥＴ、１７
．１８・・・Ｐチャンネル間Ｏ３ＦＥＴ、１９，２０．
２１・・・抵抗、２２・・・コンデンサ、３１・・・遅
れ位相入力端子、３２・・・進み位相入力端子、３３・
・・チャージアップ入力端子、３４・・・ディスチャー
ジ出力端子、３５・・・チャージ出力端子、３６・・・
Ｐチャンネル間Ｏ３ＦＥＴ、３７− ｎチャンネルＭＯ
３ＦＥＴ、４１・・・入力端子、４２・・・出力端子、
４３．４４・・−抵抗、４５・・・コンデンサ４５．４
６・・・可変抵抗、４７・・・抵抗、４８・・・可変抵
抗、４９・・・抵抗、５０・・・抵抗値制御回路、５１
・・・制御端子。 第１図 電流量に泡省入カ＃＃ｐ＋ 第２図 第３図 ｔ（−す＾ｎ）
Claims (1)
- １、電圧制御発振器と、この電圧制御発振器の出力を分
周する可変周波数分周器と、基準周波数信号を出力する
基準周波数発生器と、この基準周波数出力と分周出力の
位相および周波数のずれを検出し、位相の進み、遅れに
応じた信号を出力する位相周波数比較器と、この位相周
波数比較器の出力を遅れの場合には電流をチャージし、
進みの場合には電流をディスチャージするチャージポン
プと、このチャージポンプの出力を積分し、平滑化する
ループフィルタと、前記チャージポンプのチャージ時お
よびディスチャージ時の電流を連続的に変化させる電流
量制御回路を備えたことを特徴とするＰＬＬ周波数シン
セサイザ。２、電流量制御回路は、周波数切換時に電流
を増大させ、その後徐々に電流を低減させるように構成
される特許請求の範囲第１項記載のＰＬＬ周波数シンセ
サイザ。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318629A JP2927937B2 (ja) | 1990-11-24 | 1990-11-24 | Ｐｌｌ周波数シンセサイザ |
| EP97204137A EP0840456A3 (en) | 1990-10-22 | 1991-10-17 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| DE69130046T DE69130046T2 (de) | 1990-10-22 | 1991-10-17 | Frequenzsynthesierer mit PLL, der einen Frequenzwechsel des Ausgangs mit hoher Geschwindigkeit ermöglicht |
| EP91309560A EP0482823B1 (en) | 1990-10-22 | 1991-10-17 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| EP97204136A EP0840457A3 (en) | 1990-10-22 | 1991-10-17 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| CA002122637A CA2122637C (en) | 1990-10-22 | 1991-10-18 | Pll frequency synthesizer capable of changing an output frequency at a high speed |
| CA002122643A CA2122643C (en) | 1990-10-22 | 1991-10-18 | Pll frequency synthesizer capable of changing an output frequency at a high speed |
| CA002053748A CA2053748C (en) | 1990-10-22 | 1991-10-18 | Pll frequency synthesizer capable of changing an output frequency at a high speed |
| AU86021/91A AU642536B2 (en) | 1990-10-22 | 1991-10-21 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| US07/781,093 US5173665A (en) | 1990-10-22 | 1991-10-22 | Pll frequency synthesizer capable of changing an output frequency at a high speed |
| US07/933,988 US5276408A (en) | 1990-10-22 | 1992-08-21 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
| US07/933,990 US5247265A (en) | 1990-10-22 | 1992-08-21 | PLL frequency synthesizer capable of changing an output frequency at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318629A JP2927937B2 (ja) | 1990-11-24 | 1990-11-24 | Ｐｌｌ周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04192625A true JPH04192625A (ja) | 1992-07-10 |
| JP2927937B2 JP2927937B2 (ja) | 1999-07-28 |
Family
ID=18101272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318629A Expired - Fee Related JP2927937B2 (ja) | 1990-10-22 | 1990-11-24 | Ｐｌｌ周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927937B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831483A (en) * | 1996-01-30 | 1998-11-03 | Nec Corporation | PLL frequency synthesizer having circuit for controlling gain of charge pump circuit |
| KR100907001B1 (ko) * | 2007-07-11 | 2009-07-08 | 주식회사 하이닉스반도체 | Ｐｌｌ 회로 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5941327A (ja) * | 1982-09-01 | 1984-03-07 | Teijin Ltd | ポリエステル系電気絶縁材料 |
| JPS6390215A (ja) * | 1986-10-03 | 1988-04-21 | Matsushita Electric Ind Co Ltd | 連続可変モ−ドｐｌｌ回路 |
| JPH02113726A (ja) * | 1988-10-24 | 1990-04-25 | Fujitsu Ltd | Ｐｌｌ回路 |
-
1990
- 1990-11-24 JP JP2318629A patent/JP2927937B2/ja not_active Expired - Fee Related
Patent Citations (3)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5831483A (en) * | 1996-01-30 | 1998-11-03 | Nec Corporation | PLL frequency synthesizer having circuit for controlling gain of charge pump circuit |
| KR100907001B1 (ko) * | 2007-07-11 | 2009-07-08 | 주식회사 하이닉스반도체 | Ｐｌｌ 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2927937B2 (ja) | 1999-07-28 |
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