JPH04192884A - 同期信号判別回路 - Google Patents
同期信号判別回路Info
- Publication number
- JPH04192884A JPH04192884A JP32462590A JP32462590A JPH04192884A JP H04192884 A JPH04192884 A JP H04192884A JP 32462590 A JP32462590 A JP 32462590A JP 32462590 A JP32462590 A JP 32462590A JP H04192884 A JPH04192884 A JP H04192884A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- output
- synchronization signal
- count
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003708 edge detection Methods 0.000 claims description 12
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 230000005684 electric field Effects 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 241001122767 Theaceae Species 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、テレビジョン受像機等に用いられ、同期信号
の入力状態を判別するための同期信号判別回路に関する
。
の入力状態を判別するための同期信号判別回路に関する
。
（従来の技術）
第４図は従来の同期信号判別回路を示すブロック図であ
る。同図に示す従来の同期信号判別回路は、入力される
同期信号の周期よりも大なるカウント長を有するカウン
タ２と、フリップフロップ６とよりなる。
る。同図に示す従来の同期信号判別回路は、入力される
同期信号の周期よりも大なるカウント長を有するカウン
タ２と、フリップフロップ６とよりなる。
第４図において、入力同期信号すはカウンタ２に入力す
ると共にフリップフロップ６にも入力し、カウンタ２を
クリアし、フリップフロップ６をリセットする。また、
カウンタ２のカウント出力（ＲＣ）ｇはフリップフロッ
プ６をセットし、カウンタ２はクロック（ＣＬＫ）ａに
より動作するように構成されている。
ると共にフリップフロップ６にも入力し、カウンタ２を
クリアし、フリップフロップ６をリセットする。また、
カウンタ２のカウント出力（ＲＣ）ｇはフリップフロッ
プ６をセットし、カウンタ２はクロック（ＣＬＫ）ａに
より動作するように構成されている。
第４図に示す同期信号判別回路の回路動作について第５
図のタイミング図を用いて説明する。
図のタイミング図を用いて説明する。
第４図中のカウンタ２に入力されるクロックａ及び入力
同期信号すは第５図（イ）、（ロ）に示す如くであり、
入力同期信号すは時刻ｔ。で立上がす、時刻ｔｏ ＋Ｘ
Ｔ （Ｔはクロックの周期、又は任意正数）で立下がり
、再度時刻ｔ９で立上がり、時刻ｔ。＋ｘＴで立下がる
ような周期性を有するものとすると、カウンタ２は時刻
ｔ。においてクリアされ時刻ｔｏ ＋ｘＴでカウントを
開始するが、そのカウント長より早い時刻ｔ６で再度ク
リアされることを繰り返すため、カウンタ２の出力ｇは
出力されることがなく、フリップフロップ６をセットし
ない。
同期信号すは第５図（イ）、（ロ）に示す如くであり、
入力同期信号すは時刻ｔ。で立上がす、時刻ｔｏ ＋Ｘ
Ｔ （Ｔはクロックの周期、又は任意正数）で立下がり
、再度時刻ｔ９で立上がり、時刻ｔ。＋ｘＴで立下がる
ような周期性を有するものとすると、カウンタ２は時刻
ｔ。においてクリアされ時刻ｔｏ ＋ｘＴでカウントを
開始するが、そのカウント長より早い時刻ｔ６で再度ク
リアされることを繰り返すため、カウンタ２の出力ｇは
出力されることがなく、フリップフロップ６をセットし
ない。
一方、入力同期信号すはフリップフロップ６をリセット
しているので、その出力（判別出力）ｈは第５図（ハ）
に示すようにＬ（ロー）レベルとなる。この判別出力り
は正規に入力同期信号すが入力している場合には、Ｌレ
ベルを出力する。
しているので、その出力（判別出力）ｈは第５図（ハ）
に示すようにＬ（ロー）レベルとなる。この判別出力り
は正規に入力同期信号すが入力している場合には、Ｌレ
ベルを出力する。
また、入力同期信号すが第５図（ニ）に示すように、時
刻ｔｏ−ｔ、）＋ｘＴの期間存在するが、その後入来が
なかったとすると、時刻ｔ、 十ｘＴよりカウンタ２は
カウントを開始し、所定数カウント後、時刻ｔ１におい
てカウント出力ｇを第５図（ホ）に示す如く出力する。
刻ｔｏ−ｔ、）＋ｘＴの期間存在するが、その後入来が
なかったとすると、時刻ｔ、 十ｘＴよりカウンタ２は
カウントを開始し、所定数カウント後、時刻ｔ１におい
てカウント出力ｇを第５図（ホ）に示す如く出力する。
これにより、フリップフロップ６はセットされ、第５図
（へ）に示すように判定出力りはＨ（ハイ）レベルとな
る。
（へ）に示すように判定出力りはＨ（ハイ）レベルとな
る。
このように、カウンタ２及びフリップフロップ６に入力
する入力同期信号すが正規に入来している場合にはフリ
ップフロップ６によって出力される判別出力りはＬレベ
ル、入来しない場合には判別出力りはＨレベルとなり、
入力同期信号すの入力状態を判別することができる。
する入力同期信号すが正規に入来している場合にはフリ
ップフロップ６によって出力される判別出力りはＬレベ
ル、入来しない場合には判別出力りはＨレベルとなり、
入力同期信号すの入力状態を判別することができる。
（発明が解決しようとする課題）
ところで、上述した従来の同期信号判別回路をテレビジ
ョン受像機等に用いる場合、弱電界受信条件では、周知
のように同期信号判別回路の前段に設けられている図示
せぬ同期信号分離回路が十分に機能せず、ノイズの混入
は避けられない。このような場合、第４図に示す従来の
同期信号判別回路では、同期信号が入来しなくてもノイ
ズによってカウンタ２はクリアされ、フリップフロップ
６はリセットされ、よって判別出力りはＬレベルとなり
、同期信号が正規に入来しているものと誤判定してしま
うという問題点がある。
ョン受像機等に用いる場合、弱電界受信条件では、周知
のように同期信号判別回路の前段に設けられている図示
せぬ同期信号分離回路が十分に機能せず、ノイズの混入
は避けられない。このような場合、第４図に示す従来の
同期信号判別回路では、同期信号が入来しなくてもノイ
ズによってカウンタ２はクリアされ、フリップフロップ
６はリセットされ、よって判別出力りはＬレベルとなり
、同期信号が正規に入来しているものと誤判定してしま
うという問題点がある。
また、図示せぬ同期信号分離回路では、混入するノイズ
が過大になると、同期信号があたかも全期間Ｈレベルで
ある状態となることも知られている。この場合には、第
４図中のフリップフロップ６は常時リセットされており
、判別出力りは常時Ｌレベルであり、誤動作となる。
が過大になると、同期信号があたかも全期間Ｈレベルで
ある状態となることも知られている。この場合には、第
４図中のフリップフロップ６は常時リセットされており
、判別出力りは常時Ｌレベルであり、誤動作となる。
そこで、本発明はノイズ等が混入した際にも誤動作する
ことのない同期信号判別回路を提供することを目的とす
る。
ことのない同期信号判別回路を提供することを目的とす
る。
（課題を解決するための手段）
本発明は、上述した従来の技術の課題を解決するため、
入力同期信号の前縁を検出してパルスを出力する第１の
エツジ検出手段と、前記入力同期信号によりイネーブル
とされ、前記第１のエツジ検出手段の出力パルスにより
クリアされてカウント動作をし、所定数カウント後パル
スを出力する第１のカウンタと、前記第１のカウンタの
カウント出力によりセットされ前記入力同期信号の後縁
によってリセットされ、前記入力同期信号に応動してパ
ルスを出力する第１のフリップフロップと、前記第１の
フリップフロップの出力パルスの前縁を検出してパルス
を出力する第２のエツジ検出手段と、前記第２のエツジ
検出手段の出力パルスによりクリアされてカウント動作
をし、所定数カウント後パルスを出力する第２０カウン
タと、前記第２のカウンタのカウント出力パルスにより
セットされ、前記第２のエツジ検出手段の出力によりリ
セットされて判別出力を出力する第２のフリップフロッ
プとよりなることを特徴とする同期信号判別回路を提供
するものである。
入力同期信号の前縁を検出してパルスを出力する第１の
エツジ検出手段と、前記入力同期信号によりイネーブル
とされ、前記第１のエツジ検出手段の出力パルスにより
クリアされてカウント動作をし、所定数カウント後パル
スを出力する第１のカウンタと、前記第１のカウンタの
カウント出力によりセットされ前記入力同期信号の後縁
によってリセットされ、前記入力同期信号に応動してパ
ルスを出力する第１のフリップフロップと、前記第１の
フリップフロップの出力パルスの前縁を検出してパルス
を出力する第２のエツジ検出手段と、前記第２のエツジ
検出手段の出力パルスによりクリアされてカウント動作
をし、所定数カウント後パルスを出力する第２０カウン
タと、前記第２のカウンタのカウント出力パルスにより
セットされ、前記第２のエツジ検出手段の出力によりリ
セットされて判別出力を出力する第２のフリップフロッ
プとよりなることを特徴とする同期信号判別回路を提供
するものである。
（実施例）
以下、本発明の同期信号判別回路について、添付図面を
参照して説明する。
参照して説明する。
第１図は本発明の同期信号判別回路の一実施例を示すブ
ロック図、第２図は本発明の同期信号判別回路の動作説
明用タイミング図である。なお、第１図において、茶４
図に示す従来の同期信号判別回路と同一部分には同一符
号を付しである。
ロック図、第２図は本発明の同期信号判別回路の動作説
明用タイミング図である。なお、第１図において、茶４
図に示す従来の同期信号判別回路と同一部分には同一符
号を付しである。
第１図中のクロック（ＣＬＫ）ａ及び入力同期信号すは
第２図（イ）、（ロ）に示す如くである。
第２図（イ）、（ロ）に示す如くである。
この入力同期信号すは時刻ｔ、においては正規の同期信
号、時刻ｔ４においてはノイズ、時刻ｔ。
号、時刻ｔ４においてはノイズ、時刻ｔ。
においでは過大なノイズにより連続Ｈレベルとなってい
る状態である。
る状態である。
入力同期信号すは第１のカウンタ１及びエツジ検出器（
第１のエツジ検出手段）３に入力されており、エツジ検
出器３は入力同期信号すの前縁を検出し、第２図（ハ）
に示すように、時刻ｊｌ＋１４．１．において負極性の
パルスであるエツジ信号Ｃを出力する。
第１のエツジ検出手段）３に入力されており、エツジ検
出器３は入力同期信号すの前縁を検出し、第２図（ハ）
に示すように、時刻ｊｌ＋１４．１．において負極性の
パルスであるエツジ信号Ｃを出力する。
第１のカウンタ１は入力同期信号すのＨレベル期間はイ
ネーブルとされ、エツジ信号Ｃによってクリアされた後
カウント動作を行う。第１のカウンタ１のカウント長は
入力同期信号すのパルス幅より短いので、正規の同期信
号では時刻ｔ２においてカウント出力ｄが出力されるが
、時刻ｔ４において発生しているノイズはカウント長よ
り短いものとすれば、時刻ｔ４において発生しているエ
ツジ信号Ｃによってはカウント出力ｄは出力されない。
ネーブルとされ、エツジ信号Ｃによってクリアされた後
カウント動作を行う。第１のカウンタ１のカウント長は
入力同期信号すのパルス幅より短いので、正規の同期信
号では時刻ｔ２においてカウント出力ｄが出力されるが
、時刻ｔ４において発生しているノイズはカウント長よ
り短いものとすれば、時刻ｔ４において発生しているエ
ツジ信号Ｃによってはカウント出力ｄは出力されない。
そして、時刻ｔ、に始まる連続Ｈレベルとなった状態に
おいては、カウント出力ｄは、時刻ｔ６゜ｔ７・・・の
ようにカウント長に従って周期的に出力され、カウント
出力ｄは第２図（ニ）に示すようになる。このカウント
出力ｄは第１のフリップフロップ５に入力され、第１の
フリップフロップ５をセットする。また、入力同期信号
すはインバータ７を経て第１のフリップフロップ５に入
力されているので、第１のフリップフロップ５は入力同
期信号すの後縁によってリセットされる。よって、その
出力ｅは第２図（ホ）に示すようになる。
おいては、カウント出力ｄは、時刻ｔ６゜ｔ７・・・の
ようにカウント長に従って周期的に出力され、カウント
出力ｄは第２図（ニ）に示すようになる。このカウント
出力ｄは第１のフリップフロップ５に入力され、第１の
フリップフロップ５をセットする。また、入力同期信号
すはインバータ７を経て第１のフリップフロップ５に入
力されているので、第１のフリップフロップ５は入力同
期信号すの後縁によってリセットされる。よって、その
出力ｅは第２図（ホ）に示すようになる。
さらに、第１のフリップフロップ５の出力ｅはエツジ検
出器（第２のエツジ検出手段）４に入力され、エツジ検
出器４は出力ｅの前縁を検出して第２図（へ）に示すよ
うにエツジ信号ｆを出力する。
出器（第２のエツジ検出手段）４に入力され、エツジ検
出器４は出力ｅの前縁を検出して第２図（へ）に示すよ
うにエツジ信号ｆを出力する。
このエツジ信号ｆは第２のカウンタ２及び第２のフリッ
プフロップ６に入力され、第２のカウンタ２及び第２の
フリップフロップ６は従来の技術において説明した如く
判別動作を行い、第５図に示すのと同様の判別出力りを
出力する。
プフロップ６に入力され、第２のカウンタ２及び第２の
フリップフロップ６は従来の技術において説明した如く
判別動作を行い、第５図に示すのと同様の判別出力りを
出力する。
上述した第１及び箪２のエツジ検出手段３．４は、第３
図に示すように、フリップフロップ８゜９及びＡＮＤゲ
ート回路１０によって構成される周知の回路を用いるこ
とができる。
図に示すように、フリップフロップ８゜９及びＡＮＤゲ
ート回路１０によって構成される周知の回路を用いるこ
とができる。
（発明の効果）
以上詳細に説明したように、本発明の同期信号判別回路
によれば、第１のカウンタのカウント長より短いパルス
幅のノイズは除去されるので、弱電界受信時のノイズを
除去し、同期信号の判別の精度を向上し得、かつ、第２
のエツジ検出手段により、同期信号が常時Ｈレベルとな
っても、これを正規の同期信号と誤判定することなく、
正規同期信号が入力したときにのみ精度良く同期信号を
判別することができるという、実用上極めて優れた効果
がある。
によれば、第１のカウンタのカウント長より短いパルス
幅のノイズは除去されるので、弱電界受信時のノイズを
除去し、同期信号の判別の精度を向上し得、かつ、第２
のエツジ検出手段により、同期信号が常時Ｈレベルとな
っても、これを正規の同期信号と誤判定することなく、
正規同期信号が入力したときにのみ精度良く同期信号を
判別することができるという、実用上極めて優れた効果
がある。
第１図は本発明の同期信号判別回路の一実施例を示すブ
ロック図、第２図は本発明の同期信号判別回路の動作説
明用タイミング図、第３図は本発明の同期信号判別回路
を説明するための図、第４図は従来の同期信号判別回路
を示すブロック図、第５図は従来の同期信号判別回路の
動作説明用タイミング図である。 １．２・・・カウンタ、３．４・・・エツジ検出器（エ
ツジ検出手段）、５．６・・・フリップフロップ。 特許出願人 日本ビクター株式会社 第４図
ロック図、第２図は本発明の同期信号判別回路の動作説
明用タイミング図、第３図は本発明の同期信号判別回路
を説明するための図、第４図は従来の同期信号判別回路
を示すブロック図、第５図は従来の同期信号判別回路の
動作説明用タイミング図である。 １．２・・・カウンタ、３．４・・・エツジ検出器（エ
ツジ検出手段）、５．６・・・フリップフロップ。 特許出願人 日本ビクター株式会社 第４図
Claims (1)
- 【特許請求の範囲】 入力同期信号の前縁を検出してパルスを出力する第１
のエッジ検出手段と、 前記入力同期信号によりイネーブルとされ、前記第１の
エッジ検出手段の出力パルスによりクリアされてカウン
ト動作をし、所定数カウント後パルスを出力する第１の
カウンタと、 前記第１のカウンタのカウント出力によりセットされ前
記入力同期信号の後縁によってリセットされ、前記入力
同期信号に応動してパルスを出力する第１のフリップフ
ロップと、前記第１のフリップフロップの出力パルスの
前縁を検出してパルスを出力する第２のエッジ検出手段
と、 前記第２のエッジ検出手段の出力パルスによりクリアさ
れてカウント動作をし、所定数カウント後パルスを出力
する第２のカウンタと、 前記第２のカウンタのカウント出力パルスによりセット
され、前記第２のエッジ検出手段の出力によりリセット
されて判別出力を出力する第２のフリップフロップとよ
りなることを特徴とする同期信号判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32462590A JPH04192884A (ja) | 1990-11-27 | 1990-11-27 | 同期信号判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32462590A JPH04192884A (ja) | 1990-11-27 | 1990-11-27 | 同期信号判別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192884A true JPH04192884A (ja) | 1992-07-13 |
Family
ID=18167910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32462590A Pending JPH04192884A (ja) | 1990-11-27 | 1990-11-27 | 同期信号判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192884A (ja) |
-
1990
- 1990-11-27 JP JP32462590A patent/JPH04192884A/ja active Pending
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