JPH01149630A - バースト・エラー検出回路 - Google Patents
バースト・エラー検出回路Info
- Publication number
- JPH01149630A JPH01149630A JP62307630A JP30763087A JPH01149630A JP H01149630 A JPH01149630 A JP H01149630A JP 62307630 A JP62307630 A JP 62307630A JP 30763087 A JP30763087 A JP 30763087A JP H01149630 A JPH01149630 A JP H01149630A
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- JP
- Japan
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- pll
- phase difference
- section
- signal
- signals
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- Pending
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- 238000001514 detection method Methods 0.000 title claims description 24
- 230000001360 synchronised effect Effects 0.000 claims abstract description 10
- 238000000926 separation method Methods 0.000 claims description 6
- 230000004913 activation Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
ビデオ信号のバースト・エラー検出回路に関し、ビデオ
信号の読込みの際にバースト・エラーを検出して効率の
良いエラー処理を可能にすることを目的とし、 ビデオ信号から同期信号のみを分離して出力する同期信
号分離部と、該同期信号と同期するＰＬＬ参照信号を発
生するＰＬＬ部と、該同期信号と該ＰＬＬ参照信号との
位相差が所定の値を超えることを検出する位相差検出部
とを備えるように構成する。
信号の読込みの際にバースト・エラーを検出して効率の
良いエラー処理を可能にすることを目的とし、 ビデオ信号から同期信号のみを分離して出力する同期信
号分離部と、該同期信号と同期するＰＬＬ参照信号を発
生するＰＬＬ部と、該同期信号と該ＰＬＬ参照信号との
位相差が所定の値を超えることを検出する位相差検出部
とを備えるように構成する。
本発明はバースト・エラー検出回路に°関し、特に、ビ
デオ信号のバースト・エラー検出回路に関する。
デオ信号のバースト・エラー検出回路に関する。
ビデオ信号、特に、磁気テープ等から読出されたビデオ
信号においては、磁気テープ上の傷等の・ためにバース
ト・エラーが含まれていることがある。一般に従来のビ
デオ信号の処理装置においては、読込んだデータにエラ
ーがあった場合、このエラーがバースト・エラーである
のかビット・エラーであるのかを認識することができな
いため、バースト・エラーに対してもビット・エラー同
様に再度の読込みを行うということをくりかえしていた
。したがって、ビデオ信号の読込み動作は非効率的なも
のとなっており、ビデオ信号の読込みの際にバースト・
エラーを検出する技術が要望されていた。
信号においては、磁気テープ上の傷等の・ためにバース
ト・エラーが含まれていることがある。一般に従来のビ
デオ信号の処理装置においては、読込んだデータにエラ
ーがあった場合、このエラーがバースト・エラーである
のかビット・エラーであるのかを認識することができな
いため、バースト・エラーに対してもビット・エラー同
様に再度の読込みを行うということをくりかえしていた
。したがって、ビデオ信号の読込み動作は非効率的なも
のとなっており、ビデオ信号の読込みの際にバースト・
エラーを検出する技術が要望されていた。
従来、ビデオ信号の読込みの際にバースト・エラーのみ
を検出する技術が存在しなかった。そのため、読込んだ
データにエラーがあった場合、このエラーがバースト・
エラーであるのかビット・エラーであるのかを認識する
ことができないため、バースト・エラーもまたビット・
エラー同様に、例えば、ＢＣＣチエツク等によって初め
て検出され、再度のデータの読込みを行うという処理を
行っていた。しかし、バースト・エラーは、何度読込み
を行っても正しくは受信されず、このことによって初め
てこのエラーがバースト・エラーであるらしいというこ
とが検出されるという状態であった。
を検出する技術が存在しなかった。そのため、読込んだ
データにエラーがあった場合、このエラーがバースト・
エラーであるのかビット・エラーであるのかを認識する
ことができないため、バースト・エラーもまたビット・
エラー同様に、例えば、ＢＣＣチエツク等によって初め
て検出され、再度のデータの読込みを行うという処理を
行っていた。しかし、バースト・エラーは、何度読込み
を行っても正しくは受信されず、このことによって初め
てこのエラーがバースト・エラーであるらしいというこ
とが検出されるという状態であった。
上記のように、従来のビデオ信号の読込み動作は非常に
非効率的なものであるという問題があった。
非効率的なものであるという問題があった。
本発明は上記の問題点に鑑み、なされたもので、ビデオ
信号の読込みの際にバースト・エラーを検出して効率の
良いエラー処理を可能にするバースト・エラー検出回路
を提供することを目的とするものである。
信号の読込みの際にバースト・エラーを検出して効率の
良いエラー処理を可能にするバースト・エラー検出回路
を提供することを目的とするものである。
第１図は本発明の基本構成図である。本図において、１
は位相差検出部、２は同期信号分離部、そして、３はＰ
ＬＬ部である。
は位相差検出部、２は同期信号分離部、そして、３はＰ
ＬＬ部である。
同期信号分離部２は、ビデオ信号から同期信号のみを分
離して出力するもので、ＰＬＬ部３は該同期信号と同期
するＰＬＬ参照信号を発生するものである。そして、位
相差検出部ｌは、該同期信号と該ＰＬＬ参照信号との位
相差が所定の値を超えることを検出するものである。
離して出力するもので、ＰＬＬ部３は該同期信号と同期
するＰＬＬ参照信号を発生するものである。そして、位
相差検出部ｌは、該同期信号と該ＰＬＬ参照信号との位
相差が所定の値を超えることを検出するものである。
ビデオ信号のうち同期信号のみは同期信号分離部２にお
いて分離されてＰＬＬ部３および位相差検出部１に印加
される。ＰＬＬ部３においては、該同期信号と同期する
ＰＬＬ参照信号が発生される。位相差検出部１において
は、該同期信号と該ＰＬＬ参照信号との位相差を監視し
ている。ビデオ信号中にバースト・エラーが存在する時
には、その部分のビデオ信号には元々一定の周期で存在
していた同期信号が該バースト・エラーによって消去さ
れて存在しないため、位相差検出部ｌにおいては、ＰＬ
Ｌ参照信号と所定の位相差をもって入力されるべき同期
信号が入力されず、これによって、ビデオ信号中のバー
スト・エラーが検出される。
いて分離されてＰＬＬ部３および位相差検出部１に印加
される。ＰＬＬ部３においては、該同期信号と同期する
ＰＬＬ参照信号が発生される。位相差検出部１において
は、該同期信号と該ＰＬＬ参照信号との位相差を監視し
ている。ビデオ信号中にバースト・エラーが存在する時
には、その部分のビデオ信号には元々一定の周期で存在
していた同期信号が該バースト・エラーによって消去さ
れて存在しないため、位相差検出部ｌにおいては、ＰＬ
Ｌ参照信号と所定の位相差をもって入力されるべき同期
信号が入力されず、これによって、ビデオ信号中のバー
スト・エラーが検出される。
第４図は第１図のＰＬＬ部３の構成例を示す図である。
第４図において、３１は分周回路、３２は位相検波器、
そして、３３は電圧制御発振器（ＶＣＯ）である。分周
回路３１は電圧制御発振器（ＶＣＯ）３２からの出力パ
ルスを所定の分周比の周期を有するものに変換し、位相
検波器３２は前記同期信号と該分周回路３１の出力パル
スとを入力して、これらの信号の位相差に応じた電圧を
出力し、そして、電圧制御発振器（ＶＣＯ）３３は該位
相検波器３２に入力される分周回路３１の出力パルスの
上記の同期信号に対する位相差が零になるように、位相
検波器３１の出力電圧に応じて出力するパルスの周波数
を変化させるものである。
そして、３３は電圧制御発振器（ＶＣＯ）である。分周
回路３１は電圧制御発振器（ＶＣＯ）３２からの出力パ
ルスを所定の分周比の周期を有するものに変換し、位相
検波器３２は前記同期信号と該分周回路３１の出力パル
スとを入力して、これらの信号の位相差に応じた電圧を
出力し、そして、電圧制御発振器（ＶＣＯ）３３は該位
相検波器３２に入力される分周回路３１の出力パルスの
上記の同期信号に対する位相差が零になるように、位相
検波器３１の出力電圧に応じて出力するパルスの周波数
を変化させるものである。
ここで、上記の分周回路３１における分周比は、入力す
るビデオ信号において隣合う同期信号の間に存在するデ
ータの数に一致するように定められ、電圧制御発振器（
ＶＣ○）３３の出力パルスはまたビデオ信号中のデータ
の読出しのためのリード・クロックとして用いられる。
るビデオ信号において隣合う同期信号の間に存在するデ
ータの数に一致するように定められ、電圧制御発振器（
ＶＣ○）３３の出力パルスはまたビデオ信号中のデータ
の読出しのためのリード・クロックとして用いられる。
なお、前述のＰＬＬ参照信号は第４図の分周回路３１の
出力に対応する。
出力に対応する。
また、ＰＬＬ部３は、一般に入力信号と同期するＰＬＬ
参照信号を出力するものであれば、ディジタル・ＰＬＬ
回路であってもよい。
参照信号を出力するものであれば、ディジタル・ＰＬＬ
回路であってもよい。
第２図は本発明の実施例における位相差検出部の構成図
である。第２図において、１１は読込み起動カウンタ、
１２および１３はＤフリップ・フロップ回路、そして、
１４はフェイズ・ロック・カウンタである。
である。第２図において、１１は読込み起動カウンタ、
１２および１３はＤフリップ・フロップ回路、そして、
１４はフェイズ・ロック・カウンタである。
フェイズ・ロック・カウンタ１４は、ＥＮＩ端子および
ＥＮ２端子に同時に有効な信号を受けている間、エツジ
・トリガ入力されたクロック・パルスを計数し、予めプ
リセットされた数に達すると、リップル・キャリ（ＲＣ
）出力端子より有効な信号を出力する。また、クリア入
力端子に有効な信号を受けることにより、上記の計数は
零にクリアされる。
ＥＮ２端子に同時に有効な信号を受けている間、エツジ
・トリガ入力されたクロック・パルスを計数し、予めプ
リセットされた数に達すると、リップル・キャリ（ＲＣ
）出力端子より有効な信号を出力する。また、クリア入
力端子に有効な信号を受けることにより、上記の計数は
零にクリアされる。
読込み起動カウンタ１１は、そのエツジ・トリガ入力端
子にクロックを、イネーブル端子ＥＮに、ビデオ信号の
読込み開始時より有効となる読込み起動信号を印加して
、前記ＰＬＬ部３が前記同期信号と同期するＰＬＬ参照
信号を発生するに要する時間に対応する、予めプリセッ
トされた計数に達すると、リップル・キャリ出力端子（
ＲＣ）より有効な信号を出力するものである。
子にクロックを、イネーブル端子ＥＮに、ビデオ信号の
読込み開始時より有効となる読込み起動信号を印加して
、前記ＰＬＬ部３が前記同期信号と同期するＰＬＬ参照
信号を発生するに要する時間に対応する、予めプリセッ
トされた計数に達すると、リップル・キャリ出力端子（
ＲＣ）より有効な信号を出力するものである。
Ｄフリップ・フロップ回路１２は、上記読込み起動カウ
ンタ１１のリップル・キャリ出力をエツジ・トリガ入力
端子に受け、また、上記読込み起動信号をクリア入力端
子に受ける。Ｄ入力端子は“Ｈ”レベルに固定されてお
り、Ｑ出力端子は上記フェイズ・ロック・カウンタ１４
のＥＮ１端子に接続さ 。
ンタ１１のリップル・キャリ出力をエツジ・トリガ入力
端子に受け、また、上記読込み起動信号をクリア入力端
子に受ける。Ｄ入力端子は“Ｈ”レベルに固定されてお
り、Ｑ出力端子は上記フェイズ・ロック・カウンタ１４
のＥＮ１端子に接続さ 。
れている。こうして、このＱ出力は、ビデオ信号の読込
み開始時より前記ＰＬＬ部３が前記同期信号と同期する
ＰＬＬ参照信号を発生するに要する時間経過後まで“Ｌ
”レベルであって、該時間経過後“Ｈ”レベル（有効）
となる。
み開始時より前記ＰＬＬ部３が前記同期信号と同期する
ＰＬＬ参照信号を発生するに要する時間経過後まで“Ｌ
”レベルであって、該時間経過後“Ｈ”レベル（有効）
となる。
Ｄフリップ・フロップ回路１３は、エツジ・トリガ入力
端子に上記ＰＬＬ参照信号を、クリア入力端子に前記同
期信号を受ける。Ｄ入力端子は“Ｈ”レベルに固定され
ており、Ｑ出力は、上記フェイズ・ロック・カウンタ１
４のＥＮ２端子に印加されている。
端子に上記ＰＬＬ参照信号を、クリア入力端子に前記同
期信号を受ける。Ｄ入力端子は“Ｈ”レベルに固定され
ており、Ｑ出力は、上記フェイズ・ロック・カウンタ１
４のＥＮ２端子に印加されている。
該同期信号はまた該フェイズ・ロック・カウンタ１４の
クリア入力端子に印加される。フェイズ・ロック・カウ
ンタ１４における前記予めブリセ・７トされた数は、前
記ＰＬＬ部３においてとＰＬＬ参照信号が前記同期信号
に対して同期していると見なされる位相差の範囲を超え
るとき、すなわち、フェイズ・ロック期間を超えるとき
、これを検出するように定められる。また、このフェイ
ズ・ロック・カウンタ１４のリップル・キャリ出力が、
本発明のバースト・エラー検出回路のバースト・エラー
検出を知らせるエラー信号となる。
クリア入力端子に印加される。フェイズ・ロック・カウ
ンタ１４における前記予めブリセ・７トされた数は、前
記ＰＬＬ部３においてとＰＬＬ参照信号が前記同期信号
に対して同期していると見なされる位相差の範囲を超え
るとき、すなわち、フェイズ・ロック期間を超えるとき
、これを検出するように定められる。また、このフェイ
ズ・ロック・カウンタ１４のリップル・キャリ出力が、
本発明のバースト・エラー検出回路のバースト・エラー
検出を知らせるエラー信号となる。
第２図には、また、このエラー信号が有効である間、ビ
デオ信号の読込みを阻止するゲート回路４が示されてい
る。
デオ信号の読込みを阻止するゲート回路４が示されてい
る。
第３図は第２図の構成の動作説明図である。
まず、時刻ｔｌにビデオ信号の読込みを開始することに
より読込み起動信号が立ち上がる。次に、時刻ｔ２にＰ
ＬＬ参照信号が立ち上がるが、まだ、ビデオ信号の読込
み開始時より前記ＰＬＬ部３が前記同期信号と同期する
ＰＬＬ参照信号を発生するに要する時間 Ｔｄが経過し
ていないため、読込み起動カウンタ１１のリップル・キ
ャリ出力は立ち上がっておらず、フェイズ・ロック・カ
ウンタ１４の計数はまだ開始されない。時刻ｔ３におい
て上記の時間Ｔ６が経過してフェイズ・ロック・カウン
タ１４のＥＮＩ入力がイネーブルになる。そして、時刻
ｔ４において次のＰＬＬ参照信号の立ち上がりがＤフリ
ップ・フロップ回路１３に印加されることによりフェイ
ズ・ロック・カウンタ１４のＥＮ２人力もイネーブルに
なる。こうして、フェイズ・ロック・カウンタ１４は計
数を開始する。時刻ｔ２、すなわち、該ＰＬＬ参照信号
の立ち上がりの時刻ｔ４よりフェイズ・ロック期間Ｔｐ
が経過する前に該ＰＬＬ参照信号と同期する同期信号が
立ち上がると、フェイズ・ロック・カウンタ１４はクリ
アされる。また、同時にＤフリップ・フロップ回路工３
もクリアされるため、フェイズ・ロック・カウンタ１４
のＥＮ２人力は存効でなくなり、計数は停止される。次
に、時刻ｔ６において再びＰＬＬ参照信号が立ち上がっ
た後、前記フェイズ・ロック期間Ｔ、が経過した時刻ｔ
、になっても前記同期信号が立ち上がらないときには、
フェイズ・ロック・カウンタ１４の計数は前記予めプリ
セットされた数を超え、そのリップル・キャリ出力、す
なわち、エラー信号が立ち上がる。
より読込み起動信号が立ち上がる。次に、時刻ｔ２にＰ
ＬＬ参照信号が立ち上がるが、まだ、ビデオ信号の読込
み開始時より前記ＰＬＬ部３が前記同期信号と同期する
ＰＬＬ参照信号を発生するに要する時間 Ｔｄが経過し
ていないため、読込み起動カウンタ１１のリップル・キ
ャリ出力は立ち上がっておらず、フェイズ・ロック・カ
ウンタ１４の計数はまだ開始されない。時刻ｔ３におい
て上記の時間Ｔ６が経過してフェイズ・ロック・カウン
タ１４のＥＮＩ入力がイネーブルになる。そして、時刻
ｔ４において次のＰＬＬ参照信号の立ち上がりがＤフリ
ップ・フロップ回路１３に印加されることによりフェイ
ズ・ロック・カウンタ１４のＥＮ２人力もイネーブルに
なる。こうして、フェイズ・ロック・カウンタ１４は計
数を開始する。時刻ｔ２、すなわち、該ＰＬＬ参照信号
の立ち上がりの時刻ｔ４よりフェイズ・ロック期間Ｔｐ
が経過する前に該ＰＬＬ参照信号と同期する同期信号が
立ち上がると、フェイズ・ロック・カウンタ１４はクリ
アされる。また、同時にＤフリップ・フロップ回路工３
もクリアされるため、フェイズ・ロック・カウンタ１４
のＥＮ２人力は存効でなくなり、計数は停止される。次
に、時刻ｔ６において再びＰＬＬ参照信号が立ち上がっ
た後、前記フェイズ・ロック期間Ｔ、が経過した時刻ｔ
、になっても前記同期信号が立ち上がらないときには、
フェイズ・ロック・カウンタ１４の計数は前記予めプリ
セットされた数を超え、そのリップル・キャリ出力、す
なわち、エラー信号が立ち上がる。
なお、前記同期信号分離部２については、ビデオ信号中
において同期信号のみが異なるレベルにあることにより
容易に実現される。
において同期信号のみが異なるレベルにあることにより
容易に実現される。
以上述べたように、第１図、第２図、および第４図の構
成のバースト・エラー検出回路によれば、バースト・エ
ラーのためにビデオ信号中の同期信号が消去されて同期
信号が入力されなくなることを検出することによってバ
ースト・エラーを検出し、誤ったデータを読込むことを
防ぐことができる。
成のバースト・エラー検出回路によれば、バースト・エ
ラーのためにビデオ信号中の同期信号が消去されて同期
信号が入力されなくなることを検出することによってバ
ースト・エラーを検出し、誤ったデータを読込むことを
防ぐことができる。
本発明のバースト・エラー検出回路によれば、ビデオ信
号の読込みの際にバースト・エラーを検出して効率の良
いエラー処理を可能にする。
号の読込みの際にバースト・エラーを検出して効率の良
いエラー処理を可能にする。
第１図は本発明の基本構成図、
第２図は本発明の実施例における位相差検出部の構成図
、 第３図は第２図の構成の動作説明図、そして第４図はＰ
ＬＬ部の構成図である。 〔符号の説明〕 １・・・位相差検出部、２・・・同期信号分離部、３・
・・ＰＬＬ部、４・・・ＡＮＤ回路、１１・・・読込み
起動カウンタ、１２．１３・・・Ｄフリップ・フロップ
回路、１４・・・フェイズ・ロック・カウンタ、３１・
・・分周回路、３２・・・位相検波器、３３・・・電圧
制御発振器（ＶＣＯ）。
、 第３図は第２図の構成の動作説明図、そして第４図はＰ
ＬＬ部の構成図である。 〔符号の説明〕 １・・・位相差検出部、２・・・同期信号分離部、３・
・・ＰＬＬ部、４・・・ＡＮＤ回路、１１・・・読込み
起動カウンタ、１２．１３・・・Ｄフリップ・フロップ
回路、１４・・・フェイズ・ロック・カウンタ、３１・
・・分周回路、３２・・・位相検波器、３３・・・電圧
制御発振器（ＶＣＯ）。
Claims (1)
- 【特許請求の範囲】 １、ビデオ信号から同期信号のみを分離して出力する同
期信号分離部（２）と、該同期信号と同期するＰＬＬ参
照信号を発生するＰＬＬ部（３）と、該同期信号と該Ｐ
ＬＬ参照信号との位相差が所定の値を超えることを検出
する位相差検出部（１）とを備えてなることを特徴とす
るバースト・エラー検出回路。 ２、前記位相差検出部（１）は、前記同期信号と前記Ｐ
ＬＬ参照信号との一方を入力してクロックパルスの計数
を開始し他方を入力して該計数をクリヤするフェイズ・
ロック・カウンタ（１４）を有する特許請求の範囲第１
項記載のバースト・エラー検出回路。 ３、前記位相差検出部（１）は、前記ビデオ信号の読込
み開始時より前記ＰＬＬ部（３）が前記同期信号と同期
するＰＬＬ参照信号を発生するに要する時間経過後、前
記フェイズ・ロック・カウンタ（１４）を動作させる読
込み起動カウンタ（１１）を有する特許請求の範囲第２
項記載のバースト・エラー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307630A JPH01149630A (ja) | 1987-12-07 | 1987-12-07 | バースト・エラー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62307630A JPH01149630A (ja) | 1987-12-07 | 1987-12-07 | バースト・エラー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01149630A true JPH01149630A (ja) | 1989-06-12 |
Family
ID=17971346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307630A Pending JPH01149630A (ja) | 1987-12-07 | 1987-12-07 | バースト・エラー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01149630A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206283A (ja) * | 1984-03-30 | 1985-10-17 | Pioneer Electronic Corp | ビデオフオ−マツトデ−タ同期回路 |
| JPS61225938A (ja) * | 1985-03-30 | 1986-10-07 | Fujitsu Ltd | ビツト同期回路 |
| JPS6260328A (ja) * | 1985-09-10 | 1987-03-17 | Nec Corp | 誤り訂正装置 |
| JPS62271522A (ja) * | 1986-05-20 | 1987-11-25 | Sony Corp | クロツク抽出回路 |
-
1987
- 1987-12-07 JP JP62307630A patent/JPH01149630A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60206283A (ja) * | 1984-03-30 | 1985-10-17 | Pioneer Electronic Corp | ビデオフオ−マツトデ−タ同期回路 |
| JPS61225938A (ja) * | 1985-03-30 | 1986-10-07 | Fujitsu Ltd | ビツト同期回路 |
| JPS6260328A (ja) * | 1985-09-10 | 1987-03-17 | Nec Corp | 誤り訂正装置 |
| JPS62271522A (ja) * | 1986-05-20 | 1987-11-25 | Sony Corp | クロツク抽出回路 |
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