JPS61248672A - 外部同期信号ノイズゲ−ト機能付き外部同期型同期信号発生回路 - Google Patents
外部同期信号ノイズゲ−ト機能付き外部同期型同期信号発生回路Info
- Publication number
- JPS61248672A JPS61248672A JP9155485A JP9155485A JPS61248672A JP S61248672 A JPS61248672 A JP S61248672A JP 9155485 A JP9155485 A JP 9155485A JP 9155485 A JP9155485 A JP 9155485A JP S61248672 A JPS61248672 A JP S61248672A
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- JP
- Japan
- Prior art keywords
- synchronization signal
- synchronizing signal
- outside
- circuit
- output
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、外部同期信号に対して位相同期して動作す
る同期信号発生回路において、外部同期信号ノイズゲー
ト機能を実現させるだめの回路に関するものである。
る同期信号発生回路において、外部同期信号ノイズゲー
ト機能を実現させるだめの回路に関するものである。
第３図は従来の外部同期型同期信号発生回路を示すブロ
ック構成図である。図において、１はシステム外部より
供給される外部同期信号、１０はリトリガ式単安定マル
チバイブレータ（リトリガ式ＭＭ）、１１は単安定マル
チバイブレータ（ＭＭ）、１２は同期信号発生用Ｐ Ｌ
Ａ （ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃ Ａｒｒ
ａｙ ）、２は同期信号出力、３はシステムクロックで
ある。
ック構成図である。図において、１はシステム外部より
供給される外部同期信号、１０はリトリガ式単安定マル
チバイブレータ（リトリガ式ＭＭ）、１１は単安定マル
チバイブレータ（ＭＭ）、１２は同期信号発生用Ｐ Ｌ
Ａ （ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃ Ａｒｒ
ａｙ ）、２は同期信号出力、３はシステムクロックで
ある。
次に、上記第３図に示す従来の外部同期型同期信号発生
回路の動作について説明する。システム外部よシ供給さ
れる外部同期信号１（下向きパルスの入力仕様とする）
が、リトリガ式単安定マルチバイブレータ１０に入力さ
れる。このリトリガ式単安定マルチバイブレータ１０は
外部同期信号１の立ち下シエツジを起動として、あらか
じめ定められた期間の入力マスク信号を発生する。入力
マスク信号は単安定マルチバイブレータ１１に入力され
、あらかじめ定められたパルス幅のパルス信号を発生し
、同期信号発生用ＰＬＡ１２のリセット入力として供給
され、この同期信号発生用ＰＬＡ１２の初期化を行う。
回路の動作について説明する。システム外部よシ供給さ
れる外部同期信号１（下向きパルスの入力仕様とする）
が、リトリガ式単安定マルチバイブレータ１０に入力さ
れる。このリトリガ式単安定マルチバイブレータ１０は
外部同期信号１の立ち下シエツジを起動として、あらか
じめ定められた期間の入力マスク信号を発生する。入力
マスク信号は単安定マルチバイブレータ１１に入力され
、あらかじめ定められたパルス幅のパルス信号を発生し
、同期信号発生用ＰＬＡ１２のリセット入力として供給
され、この同期信号発生用ＰＬＡ１２の初期化を行う。
したがって、システム外部よシ供給される外部同期信号
１にノイズが混入し、その結果、す） ＩＪガ式単安定
マルチバイブレータ】０の出力である入力マスク信号が
つながってしまい、同期信号発生用ＰＬＡ１２に対して
リセットするパルス信号を発生しなくなると、内部のシ
ステムクロック３０分周にしたがう自走同期信号が出力
され、同期信号の欠落を防止するようにしている。
１にノイズが混入し、その結果、す） ＩＪガ式単安定
マルチバイブレータ】０の出力である入力マスク信号が
つながってしまい、同期信号発生用ＰＬＡ１２に対して
リセットするパルス信号を発生しなくなると、内部のシ
ステムクロック３０分周にしたがう自走同期信号が出力
され、同期信号の欠落を防止するようにしている。
上記のような従来の外部同期型同期信号発生回路では、
システム外部より供給される外部同期信号１の７ξルス
間に混入するノイズには有効に作動するが、外部同期信
号１のパルス期間に乗って来るノイズ、すなわち外部同
期信号１のパルスを欠落させるようなノイズが存在する
と、システム系がノイズに引き込まれて誤動作を起し、
このため、同期信号出力２はノイズによシ乱されてしま
うという問題点があった。
システム外部より供給される外部同期信号１の７ξルス
間に混入するノイズには有効に作動するが、外部同期信
号１のパルス期間に乗って来るノイズ、すなわち外部同
期信号１のパルスを欠落させるようなノイズが存在する
と、システム系がノイズに引き込まれて誤動作を起し、
このため、同期信号出力２はノイズによシ乱されてしま
うという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、外部同期信号のパルス期間に乗って来るノイズに
対しても影響を受けることがなく、安定した外部同期信
号ノイズ機能付き外部同期型同期信号発生回路を得るこ
とを目的とする。
ので、外部同期信号のパルス期間に乗って来るノイズに
対しても影響を受けることがなく、安定した外部同期信
号ノイズ機能付き外部同期型同期信号発生回路を得るこ
とを目的とする。
この発明に係る外部同期信号ノイズゲート機能付き外部
同期型同期信号発生回路は、外部同期信号ノイズゲート
機能として、システム外部よυ供給される外部同期信号
が正常な場合のパルス周期に設定された精度内で入るパ
ルス周期の入力のみを、正しい外部同期信号として認め
る判定を行うことにより、ノイズが混入する外部同期信
号から正しく同期信号を検出できるように回路を構成し
たものである。
同期型同期信号発生回路は、外部同期信号ノイズゲート
機能として、システム外部よυ供給される外部同期信号
が正常な場合のパルス周期に設定された精度内で入るパ
ルス周期の入力のみを、正しい外部同期信号として認め
る判定を行うことにより、ノイズが混入する外部同期信
号から正しく同期信号を検出できるように回路を構成し
たものである。
この発明の外部同期信号ノイズゲート機能付き外部同期
型同期信号発生回路においては、システムクロックによ
シ動作するカウンタ回路を入力する外部同期信号のパル
ス期間動作させ、そのカウンタ回路のカウント値を、比
較器にて所定のウィンドウ値内に入っているかどうかを
判定することによシ、ノイズが混入する外部同期信号よ
り正しい同期タイミングを得るようにする。
型同期信号発生回路においては、システムクロックによ
シ動作するカウンタ回路を入力する外部同期信号のパル
ス期間動作させ、そのカウンタ回路のカウント値を、比
較器にて所定のウィンドウ値内に入っているかどうかを
判定することによシ、ノイズが混入する外部同期信号よ
り正しい同期タイミングを得るようにする。
第１図はこの発明の一実施例である外部同期信号ノイズ
ゲート機能付き外部同期型同期信号発生回路を示すブロ
ック構成図である。図において、１はシステム外部より
供給される外部同期信号、４−１ 、４−２ 、４−３
はポジティブエツジトリガ式Ｄフリップフロップ（Ｆ／
Ｆ−リセット伺き）、５はポジティブエツジトリガ式Ｄ
７リツゾフロツゾ（Ｆ／Ｆ−ゲート付き）、６はカウン
タ回路、７−１．７−２はパルス周期の上下限ウィンド
ウ値を判定する比較器、８はＡ、 Ｎ Ｄ回路、９はＮ
ＡＮＤ回路、１２は同期信号発生用ＰＬＡ、２は同期信
号出力、３はシステムクロックである。
ゲート機能付き外部同期型同期信号発生回路を示すブロ
ック構成図である。図において、１はシステム外部より
供給される外部同期信号、４−１ 、４−２ 、４−３
はポジティブエツジトリガ式Ｄフリップフロップ（Ｆ／
Ｆ−リセット伺き）、５はポジティブエツジトリガ式Ｄ
７リツゾフロツゾ（Ｆ／Ｆ−ゲート付き）、６はカウン
タ回路、７−１．７−２はパルス周期の上下限ウィンド
ウ値を判定する比較器、８はＡ、 Ｎ Ｄ回路、９はＮ
ＡＮＤ回路、１２は同期信号発生用ＰＬＡ、２は同期信
号出力、３はシステムクロックである。
第２図は、第１図の外部同期信号ノイズゲート機能＋ｊ
き外部同期型同期信号発生回路の動作を説ｑ− 明するだめの各部の信号波形を示すタイミングチャート
である。
き外部同期型同期信号発生回路の動作を説ｑ− 明するだめの各部の信号波形を示すタイミングチャート
である。
次に、上記第１図に示すこの発明の一実施例である外部
同期信号ノイズゲート機能付き外部同期型同期信号発生
回路の動作を、第２図を参照して説明する。システム外
部よ多供給される外部同期信号１はＦ／Ｆ ４−１に入
力され、第２図に示すＦ／Ｆ ４−１のＱ出力のように
システムクロック３によシサンプリングされる。Ｆ／Ｆ
４−１のＱ出力は各Ｆ／Ｆ ４−２ 、 Ｆ／Ｆ ４
−３の動作によシパルスの立ち上がり部が検出され、そ
れぞれＦ／Ｆ４−２及びＦ／Ｆ ４−３の出力には１シ
ステムクロック期間のパルスが現われる。この時、Ｆ／
Ｆ４−２のＱ出力は外部同期信号１のパルス周期とみな
すことができる。ここで、出力がＨｉｇｈの期間がパル
ス周期である。カウンタ回路６はＦ／Ｆ４−３のＱ出力
によりクリアされた後に、上記パルス周期においてシス
テムクロック３をカウントする。カウンタ回路６の出力
は各比較器７−１．７−２に供紬される。比較器７−１
には下限ウィンドウ値が設定されており、カウンタ回路
６の出力が下限ウィンドウ値を越えた場合に、Ｈｉｇｈ
出力を供給する。比較器７−２には上限ウィンドウ値が
設定されており、カウンタ回路６の出力が上限ウィンド
ウ値よりも小さい場合に、Ｈｉｇｈ出力を供給する。各
比較器７−１．７−２の出力はＡＮＤ回路８の入力に供
給され、このＡＮＤ回路８の出力はＦ／Ｆ５に供給され
る。Ｆ／Ｆ５はＦ／Ｆ４−２のＱ出力によシゲートされ
ることによシ、Ｆ／Ｆ ４−２のＱ出力がＬｏｗ出力を
する期間のＡＮＤ回路８の出力がＮＡＮＤＡＮＤ回路９
される。このＮＡＮＤＡＮＤ回路９一方の入力にはＦ／
Ｆ ４−３のＱ出力が供給され、このＦ／Ｆ４−３のＱ
出力がＨｉｇｈ出力となるタイミングにてＮＡＮＤＡＮ
Ｄ回路９が同期信号発生用ＰＬＡ１２にクリア信号とし
て供給され、この同期信号発生用ＰＬＡ１２を初期化し
、同期信号出力２のタイミングをコントロールする。こ
こで、もしパルス周期の正しくない外部同期信号１が入
力されると、Ｆ／Ｆ ５の出力はＬＯＷレベルとなり、
同期信号発生用ＰＬＡ１２は初期化されずに、前回の初
期化より定まるタイミングにコントロールされたまま同
期信号出力２を出力し、同期信号の欠落を防止する動作
となる。
同期信号ノイズゲート機能付き外部同期型同期信号発生
回路の動作を、第２図を参照して説明する。システム外
部よ多供給される外部同期信号１はＦ／Ｆ ４−１に入
力され、第２図に示すＦ／Ｆ ４−１のＱ出力のように
システムクロック３によシサンプリングされる。Ｆ／Ｆ
４−１のＱ出力は各Ｆ／Ｆ ４−２ 、 Ｆ／Ｆ ４
−３の動作によシパルスの立ち上がり部が検出され、そ
れぞれＦ／Ｆ４−２及びＦ／Ｆ ４−３の出力には１シ
ステムクロック期間のパルスが現われる。この時、Ｆ／
Ｆ４−２のＱ出力は外部同期信号１のパルス周期とみな
すことができる。ここで、出力がＨｉｇｈの期間がパル
ス周期である。カウンタ回路６はＦ／Ｆ４−３のＱ出力
によりクリアされた後に、上記パルス周期においてシス
テムクロック３をカウントする。カウンタ回路６の出力
は各比較器７−１．７−２に供紬される。比較器７−１
には下限ウィンドウ値が設定されており、カウンタ回路
６の出力が下限ウィンドウ値を越えた場合に、Ｈｉｇｈ
出力を供給する。比較器７−２には上限ウィンドウ値が
設定されており、カウンタ回路６の出力が上限ウィンド
ウ値よりも小さい場合に、Ｈｉｇｈ出力を供給する。各
比較器７−１．７−２の出力はＡＮＤ回路８の入力に供
給され、このＡＮＤ回路８の出力はＦ／Ｆ５に供給され
る。Ｆ／Ｆ５はＦ／Ｆ４−２のＱ出力によシゲートされ
ることによシ、Ｆ／Ｆ ４−２のＱ出力がＬｏｗ出力を
する期間のＡＮＤ回路８の出力がＮＡＮＤＡＮＤ回路９
される。このＮＡＮＤＡＮＤ回路９一方の入力にはＦ／
Ｆ ４−３のＱ出力が供給され、このＦ／Ｆ４−３のＱ
出力がＨｉｇｈ出力となるタイミングにてＮＡＮＤＡＮ
Ｄ回路９が同期信号発生用ＰＬＡ１２にクリア信号とし
て供給され、この同期信号発生用ＰＬＡ１２を初期化し
、同期信号出力２のタイミングをコントロールする。こ
こで、もしパルス周期の正しくない外部同期信号１が入
力されると、Ｆ／Ｆ ５の出力はＬＯＷレベルとなり、
同期信号発生用ＰＬＡ１２は初期化されずに、前回の初
期化より定まるタイミングにコントロールされたまま同
期信号出力２を出力し、同期信号の欠落を防止する動作
となる。
なお、上記実施例では、システムクロック３をカウント
するカウンタ回路６を使用した場合について説明したが
、精度及び安定性を問わなければ、単安定マルチバイブ
レータを使用しても良い。
するカウンタ回路６を使用した場合について説明したが
、精度及び安定性を問わなければ、単安定マルチバイブ
レータを使用しても良い。
また、上記実施例では、主として映像信号中の同期信号
を対象として説明したためにＨ／Ｗ実現となっているが
、低速の同期信号に対してはマイクロコンピュータを適
用してシステム実現しても良い。
を対象として説明したためにＨ／Ｗ実現となっているが
、低速の同期信号に対してはマイクロコンピュータを適
用してシステム実現しても良い。
この発明は以上説明したとおり、外部同期信号ノイズゲ
ート機能付き外部同期型同期信号発生回路において、外
部同期信号ノイズゲート機能として、システム外部よシ
供給される外部同期信号が正常の場合のパルス周期に設
定された精度内で入るパルス入力のみを、正しい外部同
期信号とじて認める判定を行うようにしたので、極めて
精度の良いシステム構成が実現でき、また、Ｌｉ３化も
容易に行い得るなどの優れた効果を奏するものである。
ート機能付き外部同期型同期信号発生回路において、外
部同期信号ノイズゲート機能として、システム外部よシ
供給される外部同期信号が正常の場合のパルス周期に設
定された精度内で入るパルス入力のみを、正しい外部同
期信号とじて認める判定を行うようにしたので、極めて
精度の良いシステム構成が実現でき、また、Ｌｉ３化も
容易に行い得るなどの優れた効果を奏するものである。
第１図はこの発明の一実施例である外部同期信号ノイズ
ゲート機能付き外部同期型同期信号発生回路を示すブロ
ック構成図、第２図は、第１図の外部同期信号ノイズゲ
ート機能付き外部同期型同期信号発生回路の動作を説明
するだめの各部の信号波形を示すタイミングチャート、
第３図は従来の外部同期型同期信号発生回路を示すブロ
ック構成図である。 図において、１・・・外部同期信号、２・・・同期信号
出力、３・・・システムクロック、４−１．４−２゜４
−３．５・・・ポジティブエツジトリガ式りフリツゾ７
０ツゾ（Ｆ／Ｆ ）、６・・・カウンタ回路、７−１．
７−２・・・比較器、８・・・ＡＮＤ回路、９・・・Ｎ
ＡＮＤＡＮＤ回路・・・同期信号発生用ＰＬＡである。 なお、各図中、同一符号は同一、又は相当部分＝ ９− を示す。 手続補正書 （自発） ２０発明の名称 外部同期信号ノイズゲート機餌付き 外部同期型同期信号発生回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者
− ４、代理人 ”岐守哉 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の［発明の詳細な説明−Ｉ。 「図面」の欄 ６、補正の内存 （１）明細書第９頁第２行目の［Ｌ Ｉ ＳＪを「Ｌ８
Ｉ」と補正する。 （２）添付図面第１図を別紙のとおり補正する。
ゲート機能付き外部同期型同期信号発生回路を示すブロ
ック構成図、第２図は、第１図の外部同期信号ノイズゲ
ート機能付き外部同期型同期信号発生回路の動作を説明
するだめの各部の信号波形を示すタイミングチャート、
第３図は従来の外部同期型同期信号発生回路を示すブロ
ック構成図である。 図において、１・・・外部同期信号、２・・・同期信号
出力、３・・・システムクロック、４−１．４−２゜４
−３．５・・・ポジティブエツジトリガ式りフリツゾ７
０ツゾ（Ｆ／Ｆ ）、６・・・カウンタ回路、７−１．
７−２・・・比較器、８・・・ＡＮＤ回路、９・・・Ｎ
ＡＮＤＡＮＤ回路・・・同期信号発生用ＰＬＡである。 なお、各図中、同一符号は同一、又は相当部分＝ ９− を示す。 手続補正書 （自発） ２０発明の名称 外部同期信号ノイズゲート機餌付き 外部同期型同期信号発生回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者
− ４、代理人 ”岐守哉 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細書の［発明の詳細な説明−Ｉ。 「図面」の欄 ６、補正の内存 （１）明細書第９頁第２行目の［Ｌ Ｉ ＳＪを「Ｌ８
Ｉ」と補正する。 （２）添付図面第１図を別紙のとおり補正する。
Claims (1)
- ノイズが混入する外部同期信号から同期信号を抜き出す
ために得たノイズ処理結果により、同期信号発生用カウ
ンタの初期化を行つてシステム同期信号を発生する回路
において、ノイズゲート処理部に入力信号順序回路、カ
ウンタ回路、カウント値比較回路及び信号判定回路等の
ディジタル回路を備え、正しい同期信号波形に基づくパ
ルス周期を持つ信号以外は、入力信号として認めないよ
うに判定することを特徴とする外部同期信号ノイズゲー
ト機能付き外部同期型同期信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155485A JPS61248672A (ja) | 1985-04-25 | 1985-04-25 | 外部同期信号ノイズゲ−ト機能付き外部同期型同期信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155485A JPS61248672A (ja) | 1985-04-25 | 1985-04-25 | 外部同期信号ノイズゲ−ト機能付き外部同期型同期信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248672A true JPS61248672A (ja) | 1986-11-05 |
Family
ID=14029719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155485A Pending JPS61248672A (ja) | 1985-04-25 | 1985-04-25 | 外部同期信号ノイズゲ−ト機能付き外部同期型同期信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248672A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122367A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | テレビ受信機 |
-
1985
- 1985-04-25 JP JP9155485A patent/JPS61248672A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122367A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | テレビ受信機 |
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