JPH04194776A - 時間差測定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は三信号間の時間差計測に係り、特に、高い時間
計測精度、分解能を得るのに好適な時間差測定回路に関
する。

〔従来の技術］ 従来の時間差測定方法は、高い周波数の基準クロックを
発生させ、被測定時間内の基準クロック数を計数するこ
とにより、二つのパルス（スタートパルスおよびストッ
プパルス）間の時間差を求めるものである。この測定方
法の原理を第３図および第４図を用いて説明する。本例
における被測定時間差はスタート信号とストップ信号の
時間差で表され、第４図に示すタイミング関係（ＴＤ）
にある。セット・リセットフリップフロップ（以下Ｒ３
−ＦＦ）３０１のセット入力にはスタート信号が、リセ
ット入力にはストップ信号が入力され、その出力Ｑから
は被測定時間差ＴＤに相当する間、ハイレベルとなるパ
ルスが出力される。−方、基準クロック発生器３０２か
らは、測定時間差よりも充分小さい周期をもつ、即ち、
高い周波数の基準クロックが発生され、論理ゲート３０
３に入力される。論理ゲート３０３の他方の入力には、
前述のＲ３−ＦＦ３０１の出力パルスが入力されるため
、第４図に示す様に、論理ゲート３０３の出力からは被
測定時間差ＴＤの間だけクロックがカウンタ３０４に供
給される。カウンタ３０４では二の供給されたクロック
を計数することにより、被測定時間差を得ることが可能
となる。

なお、この種の装置として関連するものには、例えば、
特開昭６０−２０１２７９号公報が挙げられる。

〔発明が解決しようとする課題１ しかし、以上に述べたような従来例では、いわゆる±１
カウント誤差（第４図でＴＦ、Ｔ、で示される）を含ん
でおり、高精度・高分解能な測定を行うには、基準クロ
ックの周波数を高くしなければならないが、構成部品の
性能およびコストの面からの制約により基準クロック周
波数には上限があるため、高い測定精度・分解能を得る
のが困難であるという点については考慮されていなかっ
た。

本発明の目的は、高精度・高分解能な測定が可能な時間
差測定回路を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明は予め精度補正され
た遅延回路に測定対象であるパルスの一方を入力し、遅
延制御して遅延パルスを作成し、この遅延パルスともう
一方の被測定パルスが時間的に一致する時点での遅延回
路の遅延量から被測定時間差を求める様にしたものであ
る。

〔作用１ 精度補正データが格納されたメモリより補正データを読
み出し、遅延回路に与え、時間差を測定したい信号の一
方を入力して遅延させる。この遅延されたパルスをもう
一方の被測定パルスによりサンプリングすることにより
、二信号間の時間的な前後関係を検出して記憶する。以
上のことを繰返して行って、時間的な前後関係が逆転す
る時点の遅延回路に与えた遅延量から、被測定時間差を
もとめる様にした。

〔実施例］ 以下、本発明の一実施例を第１図および第２図を用いて
説明する。本発明による時間差測定回路は、第１図に示
す様に、入力されたストップパルスを一定のパルス幅に
制御するためのパルス幅整形回路１０１、ストップパル
スの論理値をサンプリングするためのＤ−フリップフロ
ップ（以下、Ｄ−ＦＦ）１０２、スタートパルスを高分
解能で遅延するための可変遅延回路１０３、予め測定済
みの精度補正用データを記憶しておくための補正メモリ
１１１、動作タイミングを確定させるための固定遅延回
路１０４、サンプリング結果に応じて、遅延されたスタ
ート信号をカウンタ１０８．１０９に供給するための論
理ゲート１０５．１０６、カウンタの計数値を格納記憶
するためのメモリ１０７．１０９、書き込みアドレスを
発生するアドレスカウンタ１１３、読み出しアドレスを
発生するアドレスカウンタ１１２、および、データ処理
用コンピュータ１１４、パスライン１１５から構成され
る。アドレスカウンタ１１２．１１３は、ストップパル
スがＮ凹入力されると発生アドレスが更新される回路で
あるが、以下の説明では、便宜上、Ｎ＝１の場合につい
て述べる。従って、−発のストップパルスが入力される
毎に発生アドレスが更新される。

スタート／ストップパルスの時間差測定に先立って、可
変遅延回路１０３は予め精度補正用として、所望の遅延
量に対応した補正用データが、各々固有のアドレスに対
応して補正メモリに格納されている。スタートパルスが
入力された後、ストップパルスが入力され、ストップパ
ルスはパルス幅補正回路１０１により、そのパルス幅が
広げられてＤ−ＦＦ１０２のデータ入力に入力される。

第４図に示す様に、Ｍ−１番目のストップパルスにより
、アドレスカウンタ１１２が更新されて読み出しアドレ
スＡＤ　１−１が出力され、このアドレスに対応した補
正用データが可変遅延回路１゜３に設定される。従って
、Ｍ番目のスタートパルスは、Ｍ−１番目のストップパ
ルスにより出力された読み出しアドレスＡＤ−１が指定
する補正データに相当する遅延量だけ遅延出力されてＤ
−ＦＦ１０２へサンプリングクロックとして入力され、
パルス幅補正回路の出力パルスの論理値をサンプリング
する。Ｍ番目以降は、全く同様に、ストップパルスがア
ドレスカウンタ１ｉ２を更新し、このとき出力された読
み出しアドレスが指定する遅延量だけ、次番のスタート
パルスを遅延させ、上記と同様な論理値のサンプリング
を行う。従って、毎回異なった時間的位置でサンプリン
グが行われることになる。

次に、検出ゲート１０５．１０６で、サンプリングされ
た論理値が１の場合はカウンタ１０８に、論理値が０の
場合にはカウンタ１０９に、それぞれクロックが供給さ
れ、各々計数されて、計数結果がアドレスカウンタ１１
３の出力する書き込みアドレスに従ってメモリ１０７．
１０８の所定の場所に書き込まれる。例えば、Ｍ−１番
目には、論理値はＯであるため、カウンタ１０８の計数
結果は０であり、カウンタ１０９の計数結果はｌとなる
。これらの計数結果は、アドレスカウンタから出力され
る書き込みアドレスＡＤ２−１が指定するメモリ領域に
記憶される。このようにして、すべての動作が終了した
時点では、メモリ１０７．１１０のＭ−１番目からＭ＋
２番目に相当する記憶領域の内容は、各々（０回、０回
、０回、−回、−回）および（−回、−回、−回、０回
、０回）となっている。この記憶内容で、０回から一回
または一回から０回に変化するＭ番目またはＭ＋１番目
において、可変遅延回路１１３に与えた遅延量が、被測
定時間差と等しくなるため、データ処理用コンピュータ
１１４を用いてこれを検出すれば、被測定時間差が求ま
る。なお、以上の説明では、アドレスカウンタ１１２．
１１３を更新するためのストップパルスの発数Ｎを１と
して行ったが、Ｎの値は自由に設定することができ、こ
れは特にスタートパルス、ストップパルスにジッタなど
がある場合に、測定の精度を上げるために用いるもので
ある。

〔発明の効果〕

本発明によれば、時間差測定の分解能、精度は、被測定
パルスを遅延する可変遅延回路の分解能、および、この
可変遅延回路を予め補正する時の補正精度によって決ま
るため、高い測定精度・分解能をもつ時間差測定回路の
構成が簡単になり、安価になる。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はその
タイミングチャート、第３図と第４図はそれぞれ、従来
例のブロック図とタイミングチャートである。 １０３：可変遅延回路、１０２：Ｄフリップフロップ、
１１２．１１３ニアドレスカウンタ、１０８．１０９：
カウンタ、１０７．１１０：メモリ、１１４：データ処
理用コンピュータ。

Claims (1)

【特許請求の範囲】
1. １、被測定パルスが入力され、前記被測定パルスを遅延
   させる手段と、測定により得られた前記遅延手段の遅延
   精度を補償するための補正データを記憶する手段と、前
   記補正データを一定の順序で前記遅延手段に設定する手
   段と、前記遅延手段により遅延せられたパルスの論理値
   をもう一方の被測定パルスにより検知する手段と、検知
   結果を個別に計数する手段と、前記計数結果を一定の順
   序で記憶する手段と、前記計数結果の記憶手段の内容を
   読み込み所望の処理を行う処理手段とを含むことを特徴
   とする時間差測定回路。