JPH0714037B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にバイポーラトラン
ジスタを用いたランダムアクセスメモリに関するもので
ある。

〔従来の技術〕

従来技術によるバイポーラトランジスタのメモリセルの
構造断面図を第５図に示す。第６図はその等価回路図で
ある。第５図において、第１導電型であるP^-型基板
（１）上に第２導電型であるN⁺型の埋込層（２）が形成
されており、N⁺型埋込層（２）の上にN^-型エピタキシャ
ル層（３）が形成されており、N^-型エピタキシャル層
（３）の上にP⁺型ベース拡散領域（４）が形成されてお
り、P⁺型ベース拡散領域（４）の中にN⁺型エミツタ領域
（5a），（5b）が形成されている。また、（７），
（８）は酸化膜で、素子間は酸化膜（８）で分離されて
いる。また（6a）〜（6e）はAl配線で、（6a）はコレク
タと、（6b），（6d）はエミツタと、（6c）はベース
と、（6e）は正側ワード線と接続されている。（９）は
シヨツトキーバリアダイオード、（10）は抵抗である。

第６図はダイオードクランプ型のメモリセルで、記憶情
報読出し・書込み用のマルチエミツタトランジスタ（11
a）及び（11b）のそれぞれのコレクタに負荷抵抗（10
a）とシヨツトキーバリアダイオード（9a）との並列接
続体及び負荷抵抗（10b）とシヨツトキーバリアダイオ
ード（9b）との並列接続体が接続され、フリツプフロツ
プを構成している。（６）は正側ワード線、（11）は負
側ワード線で、これらは記憶保持のため図には示してい
ない定電流源に接続され、各メモリセルから一定電流を
引き抜く。また（13a），（13b）はビツト線で、それぞ
れマルチエミツタトランジスタ（11a），（11b）のエミ
ツタの一方と接続されている。また（14a），（14b）は
シヨツトキーバリアダイオード（9a），（9b）の接合容
量C_SBD、（15a），（15b）はマルチエミツタトランジス
タ（11a），（11b）のベースコレクタ間接合容量C_TC、
（16a），（16b）はマルチエミツタトランジスタ（11
a），（11b）のベースエミツタ間接合容量C_TE、（17
a），（17b）はマルチエミツタトランジスタ（11a），
（11b）のコレクタと基板（１）との間の接合容量（以
下「コレクタ基板間接合容量」という）C_TSを表わす。

今、第６図において、マルチエミツタトランジスタ（11
a）がオフ、（11b）がオンであるとする。このとき、マ
ルチエミツタトランジスタ（11a）のコレクタノードＮ
の電位をV_N、（11b）のコレクタノードＭの電位をV_Mと
し、これを第１の記憶状態とする。通常コレクタノード
ＮとＭとの電位差（以下これをメモリセルのホールド電
圧V_Hという）は、V_N−V_M＝0.3v程度であり、V_N，V_Mはそ
れぞれ負荷抵抗（10a）および（10b）による電圧降下で
決まる値である。

この状態でα線が半導体内を通過すると、電子正孔対が
発生するが、空乏層内に発生した電子正孔対は瞬時に正
孔はＰ型領域に、電子はＮ型領域に流れ雑音電流とな
る。α線の進入により発生した電荷をＱとすると、この
ときコレクタノードＮとＭの電位レベルが瞬時に電荷Ｑ
とコレクタノードＮおよびＭにかかる容量Ｃとで定まる
電圧分だけ低下する。この瞬間のホールド電圧V_H′は、 ただし、Ｃ＝C_TS＋C_SBD＋4C_TC＋2C_TE となる。このときV_H′＜０となるとコレクタノードＮと
Ｍとの電位の大小関係がV_N＞V_MからV_N＜V_Mへと反転して
しまい、すなわちメモリセルの記憶状態が反転してしま
う。α線が進入して電荷が発生してもV_H′＞０を保つた
めには、V_H・Ｃ＞Ｑであれば良い。すなわち、消費電力
の許す範囲内においてホールド電圧V_Hを大きくし、さら
に容量Ｃを大きくすればよい。

ホールド電圧V_Hは、第６図におけるシヨツトキーバリア
ダイオード（9a），（9b）の順方向電圧でクランプされ
るが、従来はこのクランプ用のダイオードとしてはシヨ
ツトキーバリアダイオードを単体で用いていた。

また、容量Ｃのうち接合容量C_SBDとC_TCとはメモリセル
の負荷抵抗（10a），（10b）に並列に入るので、スピー
ドアツプコンデンサの役割を果たす。C_TCはミラー効果
によつて２倍のフアクタで効いているため、このC_TCを
増加させるとα線による情報反転に対して強くなると言
える。

第５図において、接合容量C_TCとなるところはN^-型エピ
タキシャル層（３）とP⁺型ベース拡散領域（４）とのPN
接合容量であり、その容量値はPN接合面積と接合部の不
純物濃度とで変わる。このうち後者は、第５図におい
て、P⁺型ベース拡散領域（４）とN⁺型埋込層（２）との
距離、すなわち、N^-型エピタキシャル層（３）の膜厚に
依存する。そして、従来技術においては、N^-型エピタキ
シャル層（３）は、メモリセル部と周辺回路部とで同時
に形成され、同じ膜厚に制御されていた。

〔発明が解決しようとする問題点〕

従来技術の半導体記憶装置は以上のように構成されてい
たので、たとえばN^-型エピタキシャル層（３）を厚くす
ると、メモリセル部および周辺回路部のトランジスタの
ベースコレクタ間接合容量C_TCが小さくなり、従つて高
速動作は可能になるが、反面、容量が小さい分α線等に
よるメモリセルの情報反転が起こりやすくなる。一方N^-
型エピタキシャル層（３）を薄くすると、C_TCは大きく
なり、メモリセルの情報反転は起こりにくくなるが、反
面、高速動作が期待できないという欠点があつた。

さらに、クランプ用のダイオードがシヨツトキーバリア
ダイオード単体では順方向電圧が小さいので、メモリセ
ルのホールド電圧V_Hは小さかつた。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高速動作を可能とし、かつ、信
頼性の高い半導体記憶装置を得ることにある。

〔問題点を解決するための手段〕

この発明に係る半導体記憶装置は、第１導電型の半導体
基板と、該半導体基板の、周辺回路部を形成すべき第１
の活性領域内に形成された第２導電型の第１のエピタキ
シャル成長層と、該第２導電型の第１のエピタキシャル
成長層をコレクタ層とする第１のバイポーラトランジス
タによって構成された周辺回路と、上記半導体基板の、
上記周辺回路部以外のメモリセル部を形成すべき第２の
活性領域内に形成され、上記第１のエピタキシャル成長
層より薄い厚みを有する第２導電型の第２のエピタキシ
ャル成長層と、該第２導電型の第２のエピタキシャル成
長層をコレクタ層とし、かつ該コレクタ層内に形成され
た第１導電型の拡散領域をベース層とする第２のバイポ
ーラトランジスタと、上記第２のエピタキシャル成長層
に対してショットキー接合を形成してなるショットキー
バリアダイオードを有する複数個のメモリセルと、上記
第２のバイポーラトランジスタの外部ベース領域を構成
するとともに上記ショットキー接合を囲むガードリング
を構成する高不純物濃度の第１導電型の拡散層とを設け
るようにしたものである。

〔作用〕

本発明に係る半導体記憶装置では、メモリセル部のトラ
ンジスタのコレクタを構成する第２導電型のエピタキシ
ヤル層の厚さを周辺回路部のそれに比して薄くしたの
で、前述の接合容量C_TCが大きくなり、しかも、シヨツ
トキーバリアダイオードの周辺にガードリングを形成し
たので順方向電圧は大きくなり、それだけメモリセルの
ホールド電圧V_Hが大きくなるので、高速動作が可能で、
しかも、α線等による情報反転に対しても強くなる。

〔発明の実施例〕

本発明に係わる半導体記憶装置の一実施例の断面図を第
１図に示す。第１図において、破線で囲んで示したＳは
周辺回路部のトランジスタ、Ｍはメモリセル部を示し、
これらは同一基板上に形成される。メモリセル部Ｍの等
価回路は、第２図に示す通りである。第１図において、
P^-型基板（１）上にN⁺型埋込層（２）が形成されてお
り、N⁺型埋込層（２）の上にN^-型エピタキシヤル層
（３）が形成されており、N^-型エピタキシヤル層（３）
の上にP⁺型ベース拡散領域（４）が形成されており、P⁺
型ベース拡散領域（４）の中にN⁺型エミツタ領域（5
a），（5b），（5c）が形成されている。（6a）〜（6
h）はAl配線で、（6a），（6f）はコレクタと、（6
c），（6h）はベースと、（6b），（6d），（6g）はエ
ミツタと、（6e）は正側ワード線と接続されている。
（７），（８）は酸化膜で、周辺回路部Ｓとメモリセル
部Ｍとは酸化膜（８）で分離されている。また（９）は
シヨツトキーバリアダイオード、（10）はメモリセルの
負荷となる抵抗である。（19）はシヨツトキーバリアダ
イオード（９）のコンタクト部の周辺に形成したP⁺型拡
散層によるガードリングである。

第３図，第４図は第１図に示す装置において、メモリセ
ル部のN^-型エピタキシヤル層の厚さを周辺回路部におけ
る厚さに比べて薄くする部分の製造方法を示す断面図で
ある。Ｓは周辺回路部、Ｍはメモリセル部である。ま
ず、第３図において、P^-型基板（１）上にN⁺型埋込層
（２）が形成し、N⁺型埋込層（２）の上にN^-型エピタキ
シヤル層（３）を形成する。N^-型エピタキシヤル層
（３）を形成後、周辺回路部Ｓを窒化膜（20）によつて
マスクし、メモリセル部Ｍのみ選択酸化し、その窒化膜
をエツチングすることにより、第４図に示すように、メ
モリセル部ＭのN^-型エピタキシヤル層（３）の厚さを周
辺回路部Ｓにおける厚さに比べて薄くすることができ
る。

以後は、従来の工程の中でP⁺型外部ベース領域を形成す
ると同時に、シヨツトキーバリアダイオードのコンタク
トの周辺にガードリング用の高不純物濃度P⁺型拡散層を
形成し、最終的に第１図に示す装置を得る。

第１図に示すように、メモリセル部ＭのN^-型エピタキシ
ヤル層（３）の厚さを周辺回路部Ｓにおける厚さに比べ
て薄くすることによつて、N⁺型埋込層（２）からのＮ型
不純物の浮き上がりとも相まつて、メモリセル部Ｍのベ
ースコレクタ間接合容量C_TCが大きくなり、さらに外部
ベース形成と同時に高不純物濃度のP⁺型拡散層のガード
リング（19）を設けたことでPN接合面積が大きくなり第
２図における寄生容量（14a），（14b）は大きくなる。

また、シヨツトキーバリアダイオード（9a），（9b）の
周辺にガードリング（19）を設けたことによつてシヨツ
トキーバリアダイオード（9a），（9b）の面積が減り、
その分第２図の等価回路に示すごとくPN接合ダイオード
（19a），（19b）が並列に挿入された形となり、シヨツ
トキーバリアダイオード（9a），（9b）の順方向電圧が
大きくなり、メモリセルのホールド電圧V_Hが大きくな
る。

さらにシヨツトキーバリアダイオード（9a），（9b）の
Ｐ型拡散層によるガードリング（19）は、ショットキー
接合の周辺部における逆方向バイアス時の電界強度を緩
和させるという従来の効果も兼ねている。

なお、シヨツトキーバリアダイオード（9a），（9b）の
面積が減つた分接合容量C_SBDが減少してしまうが、それ
以上をP⁺型拡散層のガードリング（19）によるPN接合容
量で補う形となる。よつてガードリング（19）は外部ベ
ース領域と同様高不純物濃度であることが必要であり、
従来ベース領域形成時にガードリングを同時に形成する
場合のように外部ベース領域より低い不純物濃度では得
られるPN接合容量が十分とは言えない。

以上の効果から、α線等によるメモリセルの情報反転に
対して強くなり、信頼性の高いものとなる。

一方、周辺回路部Ｓのベースコレクタ間接合容量C_TCは
寄生容量としてしか働かないので、できるだけ小さくす
ることが望ましいが、第１図に示すように、メモリセル
部ＭのN^-型エピタキシヤル層に比べてその厚さが厚いの
で、ベースコレクタ間接合容量C_TCは小さくなつてお
り、従つて高速動作が可能となる。

第３図，第４図に本装置の製造方法を示したが、周辺回
路部Ｓに比べてメモリセル部ＭのN^-型エピタキシヤル層
の膜厚を薄くするための方法であれば、どのような方法
であつてもよいことは言うまでもない。

なお、上例ではいずれも第１導電型をＰ型、第２導電型
をＮ型とした場合を示したが、この逆の場合にも本発明
は適用できる。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれ
ば、第１導電型の半導体基板と、該半導体基板の、周辺
回路部を形成すべき第１の活性領域内に形成された第２
導電型の第１のエピタキシャル成長層と、該第２導電型
の第１のエピタキシャル成長層をコレクタ層とする第１
のバイポーラトランジスタによって構成された周辺回路
と、上記半導体基板の、上記周辺回路部以外のメモリセ
ル部を形成すべき第２の活性領域内に形成され、上記第
１のエピタキシャル成長層より薄い厚みを有する第２導
電型の第２のエピタキシャル成長層と、該第２導電型の
第２のエピタキシャル成長層をコレクタ層とし、かつ該
コレクタ層内に形成された第１導電型の拡散領域をベー
ス層とする第２のバイポーラトランジスタと、上記第２
のエピタキシャル成長層に対してショットキー接合を形
成してなるショットキーバリアダイオードを有する複数
個のメモリセルと、上記第２のバイポーラトランジスタ
の外部ベース領域を構成するとともに上記ショットキー
接合を囲むガードリングを構成する高不純物濃度の第１
導電型の拡散層とを設けるようにしたので、メモリセル
部のベース・コレクタ間接合容量を周辺回路部に比べて
大きくすることができ、情報の反転に対する耐性の増加
および動作の高速化という相反する要求を同時に満たす
ことができ、かつショットキーバリアダイオードの周辺
に設けた高不純物濃度の第１導電型のガードリングによ
りメモリセルのホールド電圧をより大きくすることがで
き、ベース・コレクタ間接合容量を一層大きくすること
ができるので、高速動作である、かつ信頼性の高い半導
体記憶装置を得ることができるという効果がある。

【図面の簡単な説明】

第１図は本発明にかかわる半導体記憶装置の一実施例を
示す断面図、第２図はこの実施例によつて構成されたダ
イオードクランプ型のメモリセルを示す回路図、第３
図，第４図はこの実施例装置の製造方法を説明するため
の断面図、第５図は従来の半導体記憶装置を示す断面
図、第６図は従来型のダイオードクランプ型メモリセル
を示す回路図である。 図において、Ｍはメモリセル部、Ｓは周辺回路部、
（１）は半導体基板、（３）はエピタキシヤル成長層、
（９）はシヨツトキーバリアダイオード、（19）はガー
ドリングである。 なお、図中、同一符号は同一または相当部分を示す。

フロントページの続き (56)参考文献 特開 昭51−104279（ＪＰ，Ａ) 特開 昭60−189965（ＪＰ，Ａ) 特開 昭60−143496（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１導電型の半導体基板と、 該半導体基板の、周辺回路部を形成すべき第１の活性領
   域内に形成された第２導電型の第１のエピタキシャル成
   長層と、 該第２導電型の第１のエピタキシャル成長層をコレクタ
   層とする第１のバイポーラトランジスタによって構成さ
   れた周辺回路と、 上記半導体基板の、上記周辺回路部以外のメモリセル部
   を形成すべき第２の活性領域内に形成され、上記第１の
   エピタキシャル成長層より薄い厚みを有する第２導電型
   の第２のエピタキシャル成長層と、 該第２導電型の第２のエピタキシャル成長層をコレクタ
   層とし、かつ該コレクタ層内に形成された第１導電型の
   拡散領域をベース層とする第２のバイポーラトランジス
   タと、上記第２のエピタキシャル成長層に対してショッ
   トキー接合を形成してなるショットキーバリアダイオー
   ドを有する複数個のメモリセルと、 上記第２のバイポーラトランジスタの外部ベース領域を
   構成するとともに上記ショットキー接合を囲むガードリ
   ングを構成する高不純物濃度の第１導電型の拡散層とを
   備えたことを特徴とする半導体記憶装置。