JPH04196344A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、多層配線
構造を有する半導体集積回路装置に適用して有効な技術
に関するものである。

〔従来の技術〕

本発明者は１６　［Ｍｂｉｔｌ及びそれ以上の大容量の
Ｄ　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ八ｃｃ
ｅｓへ　Ｍｅａ＋ｏｒｙ）の開発を行っている。このＤ
ＲＡＭは、大容量化による半導体ペレットのサイズの大
型化に基づき、ＬＯＣ（Ｌｅａｄ　Ｏｎ　Ｃｈｉｐ　）
構造を採用する樹脂パッケージに封止される。ＬＯＧ構
造を採用する樹脂パッケージは、ＤＲＡＭ（半導体ペレ
ット）の表面上にインナーリードを引き回し、このイン
ナーリードの引き回し面積をＤＲＡＭの占有面積の一部
で兼用し、樹脂パッケージの小型化が図れる。

前記ＬＯＧ構造を採用する樹脂パッケージは、デュアル
インライン構造で構成され、ＤＲＡＭの表面上の中央領
域まで両側からインナーリートの先端（ポンディング領
域）が引き伸される。インナーリード゛の先端はボンデ
ィングワイヤを介してＤＲＡＭの外部端子（ポンディン
グパッド）に電気的に接続される。つまり、ＬＯＧ構造
を採用する樹脂パッケージに封止されるＤＲＡＭはその
回路レイアウトがインナーリードのレイアウトに律則さ
れる。

ＤＲＡＭ（半導体ペレット）は、平面方形状の単結晶珪
素基板で構成され、長辺に沿った中央領域及び短辺に沿
った中央領域すなわち十字状の領域に周辺回路、外部端
子の夫々が配置される。つまり、この十字状の領域に配
置された周辺回路の近傍に外部端子が配置され、インナ
ーリートからの信号、電源等が即座に周辺回路に供給さ
れる。周辺回路は直接周辺回路及び間接周辺回路を含む
。

直接周辺回路は、デコーダ回路、トライバ回路等であり
、メモリセルアレイに配置されたメモリセルを直接制御
し、情報の書込み動作や情報の読出し動作を行う。間接
周辺回路は、クロック系回路、アドレス系バッファ回路
等であり、前記直接周辺回路を制御する。ＤＲＡＭのメ
モリセルアレイは前記十字状に配置された周辺回路で仕
切られた領域内において配置される。

この種のＤＲＡＭは２層配線構造（低抵抗配線構造）が
採用される。メモリセルアレイの領域において、２層配
線構造のうちの第１層目配線層はＹセレクト信号線に使
用される。第２層目配線層はシャント用ワード線として
使用される。メモリセルアレイに延在する相補性データ
線、ワード線の夫々は２層配線構造の下層に構成された
ゲート配線構造において構成される。周辺回路の領域に
おいて、第１層目配線層、第２層目配線層の夫々は、周
辺回路を構成する半導体素子間、回路間等を電気的に接
続する配線に使用される。

前記ＤＲＡＭは、メモリセルアレイの所定のメモリセル
（ビット）に不良が発生した場合、この不良が発生した
メモリセルの列又は行を救済する冗長回路を搭載する。

冗長回路は、−船釣にヒユーズ切断方式が採用され、不
良が発生したメモリセルの列又は行に変えて、冗長用メ
モリセルアレイのメモリセルの列又は行を置き換える制
御を行う。

ＤＲＡＭは、この冗長回路の搭載により、製造上の歩留
りを飛躍的に向上できる。

一方、前記ＤＲＡＭは、周辺回路の領域において、２層
配線構造の１層目配線層と２層目配線層との接続領域に
冗長構造を備えている。この接続領域の冗長構造は、１
層目配線、２層目配線の夫々の１個所での接続領域にお
いて、２層目配線の延在する方向に沿って、両者間を接
続する接続孔を複数個配列した構造である。この冗長構
造は、１層目配線、２層目配線の夫々の接続領域におい
て、接続孔での導通不良になる確率を低減し、ＤＲＡＭ
の製造上の歩留りを向上できる。

なお、ＤＲＡＭの配線間の接続領域に冗長構造を備える
技術については、例えば特開平１−８　］−２５２号公
報に記載される。

〔発明が解決しようとする課題〕

本発明者は、前述のＬＯＧ構造を採用する樹脂パッケー
ジに封止されるＤＲＡＭについて、下記の問題点を見出
した。

前記ＤＲＡＭの周辺回路の領域を延在する配線の配線幅
（断面積）はマイグレーション耐圧、抵抗及び容量に基
づき決定される。また、配線間隔は配線間のカップリン
グ容量に基づき決定される。

この配線間、配線間隔の夫々から配線ピッチ（隣接する
一方の配線の配線幅の中心と他の配線の配線幅の中心と
の距離）が決定される。例えば、本発明者が開発した　
１６　［Ｍｂｉｔ］の大容量を有するＤＲＡＭの場合、
前記配線幅を　１．６［μｍ］、配線間隔を１．４　［
ｔｔ　ｍ］、配線ピッチを３．０［μｍ］とすることが
最適である。ところが、配線の接続領域において、前述
の冗長構造を採用し、接続領域で２個の接続孔を配列し
た場合、配線ピッチは増大する。１層目配線とその１層
目配線の延在方向と同一方向に延在する２層目配線との
接続領域において、１層目配線或は２層目配線の延在方
向と同一方向に複数個の接続孔を配列する冗長構造の場
合は配線ピッチの増大にならない。また、１層目配線と
それと交差する２層目配線との接続領域において、配線
ピッチに余裕がある場合、冗長構造の採用は配線ピッチ
の増大を無視できる。しかしながら、ＤＲＡＭの十字状
の領域つまりクロック信号配線、アドレス信号配線等、
複数本の配線が最も集中しかつ交差する配線密度が最も
高い領域において、冗長構造を採用した場合、配線ピッ
チの増大になる。このため、ＤＲＡＭの十字状の領域に
おいて配線の占有面積が大きくなるので、ＤＲＡＭの集
積度が低下する。

本発明の目的は、配線間の接続に冗長構造を採用する半
導体集積回路装置において、配線の接続領域の占有面積
を縮小し、集積度を向上することが可能な技術を提供す
ることにある。

本発明の他の目的は、ＬＯＧ構造を採用する樹脂パッケ
ージに封止されるＤＲＡＭにおいて、中央領域の交差配
線領域（格子配線領域）での占有面積を縮小し、集積度
を向上することが可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

第１方向に実質的に平行に延在する２本の第１配線に、
この第１方向と交差する第２方向に実質的に平行に延在
し、前記第１配線と異なる導電層に形成され、かつ第１
配線ピッチで配置される２本の第２配線が第１領域で交
差されると共に、この第２配線と同一方向の第２方向に
実質的に平行に延在し、前記第２配線と同一導電層に形
成され、かつ第２配線ピッチで配置される２本の第３配
線が第２領域で交差される半導体集積回路装置において
、前記第１配線、第２配線の夫々の交差部に。

この第１配線と第２配線とを接続する第１接続孔を第１
方向に複数個配列し、前記第１配線、第３配線の夫々の
交差部に、この第１配線と第３配線とを接続し、前記第
１接続孔の開口サイズに比べて小さく、かつ第１接続孔
の配列数に比べて多くの配列数の第２接続孔を第１方向
及び第２方向に複数個配列する。前記第１配線、第３配
線の夫々の交差部において、第１方向に配列される第２
接続孔の配列数と第２方向に配列される第２接続孔の配
列数とは等しく構成される。

〔作　　用〕

上述した手段によれば、前記第１配線、第３配線の夫々
の交差部に配置される第２接続孔は、その開口サイズを
小さくしたことで、第２方向に第１配線の配線ピッチを
ほとんど変えずに複数個配列し、所定の電流密度を確保
できると共に、その開口サイズを小さくしたことで、第
２配線の第１配線ピッチに比べて、第３配線の第２配線
ピッチを容量、抵抗、カップリングノイズの夫々で決定
される最小配線ピッチまで縮小できる。この結果。

前記第３配線の第２配線ピッチを縮／ＩＮシた分、第３
配線の占有面積を縮小できるので、半導体集積回路装置
の集積度を向上できる。

以下、本発明の構成について、ＬＯＧ構造を採用する樹
脂パッケージに封止されるＤＲＡＭに本発明を適用した
一実施例とともに説明する。

なお、実施例を説明するための全回において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕

本発明の一実施例であるＬＯＧ構造を採用する樹脂パッ
ケージの構成を第３図（概略平面図）で示す。

第３図に示すように、ＬＯＧ構造を採用する樹脂パッケ
ージ１００は平面形状が長方形状で構成された樹脂封止
体２６の中央部分にＤＲＡＭＩを封止する。樹脂封止体
２６は、例えばエポキシ系樹脂で形成され、トランスフ
ァモールド法で成型される。

前記ＤＲＡＭＩの素子形成面上には一部しか図示してい
ないが複数本のリード１０１のインナーリ−トが延在す
る。このインナーリート、ＤＲＡＭＩの素子形成面の夫
々は例えばポリイミド系樹脂フィルムを介在して電気的
に絶縁される。前記り−ド１０１のアウターリードは樹
脂封止体２６の平面長方形状の長辺に沿って複数本配列
される。アウターリードは樹脂封止体２６の対向する２
つの長辺の夫々に沿って複数本配列されており、デュア
ルインライン構造で構成される。図示していないが、前
記インナーリードの先端（ポンディング領域）は、樹脂
封止体２６の平面方形状の２つの長辺の夫々からＤＲＡ
ＭＩの中央領域まで引き伸される。この引き伸されたイ
ンナーリードの先端はボンディングワイヤを介してＤＲ
ＡＭＩの外部端子（ポンディングパッド）Ｐに電気的に
接続される。

前記ＤＲＡＭＩは、同第３図に示すように、樹脂封止体
２６の相似形状の平面方形状で構成される。

ＤＲＡＭＩの外部端子Ｐはインナーリートの先端の近傍
つまりＤＲＡＭＩの平面方形状の長辺に沿った中央領域
及び短辺に沿った中央領域である十字状の領域（周辺回
路の領域に相当）に配置される。

前記外部端子Ｐｉ、Ｐ５．Ｐ７．Ｐ１６．Ｐ２１、Ｐ２
３．Ｐ２８．Ｐ４３．Ｐ４８の夫々は基準電源端子（Ｖ
ｓｓ）である。基準電源は例えば回路の接地電位０［Ｖ
］である。外部端子Ｐ４．ｐＨ。

ＰＩ３．Ｐ２２．Ｐ２９．Ｐ４４の夫々は動作電源端子
（Ｖｃｃ）である。動作電源は例えば回路の動作電位５
［Ｖ］である。外部端子Ｐ２はＶＢＴ端子、外部端子Ｐ
３は基板電源端子である。外部端子Ｐ６、Ｐ８．ＰＬＯ
，ＰＩ３はデータ出力信号端子（Ｄ　Ｑ）である。外部
端子Ｐ９はデータ人力信号端子（Ｄユｎ）である。外部
端子Ｐ１３はカラムアドレスストローブ信号端子、外部
端子Ｐ１４はライトイネーブル信号端子である。外部端
子Ｐ１７はアウトプットイネーブル信号端子、外部端子
Ｐ１８はロウアドレスストローブ信号端子である。外部
端子Ｐ１９．Ｐ２０．Ｐ２４．Ｐ２５．Ｐ２６゜Ｐ２７
．Ｐ２Ｏ，Ｐ３１．Ｐ３２．Ｐ３３．Ｐ３４、Ｐ３５は
アドレス信号端子（Ａ）である。外部端子Ｐ３６はＦＰ
○信号端子、外部端子Ｐ３７はＶＨＴ端子である。外部
端子Ｐ３８．Ｐ４０はＦＰ信号端子、外部端子Ｐ３９は
ＶＰＬ信号端子、外部端子Ｐ４１はＶＰＬＧ信号端子で
ある。外部端子Ｐ４２はＶＤＬ信号端子、外部端子Ｐ４
５はＶＨＣ信号端子、外部端子Ｐ４６はＶＬ信号端子、
外部端子Ｐ４７はＶＣＬ信号端子、外部端子Ｐ４９はＰ
ＣＫＢ信号端子である。外部端子Ｐ５０゜Ｐ５１．Ｐ５
２はＰＳＣＰ信号端子である。

次に、前記ＤＲＡＭＩの具体的な構造について。

前記第３図及び第２図（レイアウト図）を使用し、簡単
に説明する。

第３図及び第２図に示すように、前記外部端子Ｐ（周辺
回路の領域を含む）が配置された前述の十字状の領域で
仕切られた上下左右の４つの領域には複数個のメモリセ
ルアレイ２が配置される。４つの領域のうちの１つの領
域には１６個のメモリセルアレイ２が配列され、この１
６個のメモリセルアレイ２は１つのメモリブロックを構
成する。

このメモリブロックの隣接するメモリセルアレイ２間に
はセンスアンプ回路７が配置される。

第２図中、左側のメモリブロック、右側のメモリブロッ
クの夫々の間において、メモリブロックの端部にはＹデ
コーダ回路６が配置される。上側のメモリブロック、下
側のメモリブロックの夫々の間において、メモリブロッ
クの端部にはＸデコーダ回路４及びワードトライバ回路
５が配置される。前述のセンスアンプ回路７、Ｙデコー
ダ回路６、Ｘデコーダ回路４、ワードドライバ回路５の
夫々はメモリセルアレイ２に配置されるメモリセルを直
接制御する直接周辺回路を構成する。メモリセルは、図
示しないが、メモリセル選択用ｎチャネルＭＩＳＦＥＴ
、スタックド構造の情報蓄積用容量素子の夫々の直列回
路で構成される。

また、第２図中、ＤＲＡＭＩの前述の十字状の領域つま
り４つのメモリブロック間の夫々には間接周辺回路が配
置される。

上側の左側のメモリブロック、右側のメモリブロックの
夫々の間には、クロックジェネレータ回路１７．１８、
Ｙプリデコーダ回路１９、Ｙアドレスバフフッ回路２０
、Ｙ系冗長デコーダ回路２１、周辺回路用電源発生回路
２２、ＹＤＲ回路２３等が配置される。下側の左側のメ
モリブロック、右側のメモリブロックの夫々の間には、
クロックジェネレータ回路１７．１８、Ｘプリデコーダ
回路１８、Ｘアドレスバッファ回路２７、Ｘ系冗長デコ
ーダ回路２５、ＹＤＲ回路２３等が配置される。

左側の上側のメモリブロック、下側のメモリブロックの
夫々の間には、基板電位発生回路１０．マット（メモリ
ブロック）用電源発生回路１１、メインアンプ回路１２
．データ出力バッファ回路１３、入力初段回路１４（Ａ
）、１４（Ｂ）等が配置される。前記入力初段回路１４
（Ａ）はカラムアドレスストローブ信号、ライトイネー
ブル信号の夫々の入力初段回路である。入力初段回路１
４（Ｂ　）はアウトプットイネーブル信号、ロウアドレ
スストローブ信号、アドレス信号Ａ９．Ａｌｌの夫々の
入力初段回路である。右側の上側のメモリブロック、下
側のメモリブロックの夫々の間には、入力初段回路１４
（Ｃ）、１４（Ｄ）、メインアンプ回路１２、マット用
電源発生回路１１、ボンディングオプション回路１５．
ＶＣＨ発生回路１６等が配置される。入力初段回路１４
（Ｃ）はアドレス信号Ａ８．　Ａｌｏ、Ａ７．Ａ○の夫
々の入力初段回路である。入力初段回路１４（Ｄ）はア
ドレス信号Ａｌ、Ａ２．Ａ３．Ａ４．Ａ５．Ａ６の夫々
の入力初段回路である。

このように構成されるＤＲＡＭＩは、その断面構造を詳
細に記載していないが、メモリセルアレイ２において、
４層ゲート配線構造及びその上層に積み重ねた２層配線
構造の合計６層構造で構成される。４層ゲート配線構造
の１層目ゲート配線層はメモリセル選択用ＭＩＳＦＥＴ
のゲート電極及びワード線に使用される。２層目ゲート
配線層はスタックド構造を採用する情報蓄積用容量素子
の下層電極層に使用される。３層目ゲート配線層は前記
スタックド構造を採用する情報蓄積用容量素子の上層電
極層に使用される。４層目ゲート配線層は相補性データ
線に使用される。２層配線構造の１層目配線は、例えば
Ｙセレクト信号線に使用され、例えばＷ膜で形成される
。２層目配線は、シャント用ワード線に使用され、例え
ばアルミニウム合金膜で形成される。

一方、ＤＲＡＭＩは１周辺回路（直接周辺回路、間接周
辺回路の夫々を含む）の領域において、１層ゲート配線
構造及びその上層に積み重ねた２層配線構造の合計３層
構造で構成される。１層ゲート配線構造のこのゲート配
線層は、メモリセルアレイ２の１層目ゲート配線層と同
一層で構成され、周辺回路のＭＩＳＦＥＴのゲート電極
に使用される。２層配線構造の１層目配線、２層目配線
の夫々は、メモリセルアレイ２の２層配線構造の１層目
配線、２層目配線の夫々と同一層で構成され、半導体素
子間や回路間を接続する配線として使用される。

同第２図に示すように、ＤＲＡＭｌの左側のメモリブロ
ック、右側のメモリブロックの夫々の間には、左右のメ
モリブロックの直接周辺回路間を接続する配線等、左右
のＸ方向に延在する１層目配線（３０）及びそれと実質
的に直交する上下方向のＹ方向に延在する２層目配線（
３１）が配置される。

第２図にこの領域の一部を一点鎖線で囲み符号■を付け
、この領域■の詳細を第１図（要部拡大図）に示す。な
お、上側のメモリブロック、下側のメモリブロックの夫
々の間の領域の一部も同様のレイアウトになるので、こ
こでの説明は省略する。

また、ＤＲＡＭＩの４つのメモリブロックの中范・領域
つまり前述の十字状の交差する中心領域には、左右のメ
モリブロック間をＹ方向に延在する２層目配線（３１）
、上下のメモリブロック間をＸ方向に延在する１層目配
線（３０）の夫々が配置される。この十字状の中心領域
は、前記Ｙ方向に延在する２層目配線（３１）、Ｘ方向
に延在する１層目配線（３ｏ）の夫々が格子状に集中し
、ＤＲＡＭｌの周辺回路の領域で最も配線密度が高い領
域になる。第２図にこの領域の一部を一点鎖線で囲み符
号Ｉを付け。

この領域Ｉの詳細を第１図に示す。

第１図に示すように、領域■において、Ｘ方向に延在す
る１層目配線３０は、領域Ｉに比べて、配置本数が少な
く、配線幅方向に余裕があるので、それに隣接する他の
１層目配線３０との間の配線ピッチＬ１は大きく設定で
きる。また、領域■において、Ｙ方向に延在する２層目
配線３０は、領域１での配線ピッチにほとんど律則され
る場合が多く。

隣接する他の２層目配線３０との間の配線ピッチＬ３は
小さく或はこの配線層の最小加工限界まで小さく設定さ
れる。１層目配線３０．２層目配線３１の夫々は、両者
の交差領域において、両者間の層間絶縁膜に形成された
接続孔（スルーホール）３２■を通して電気的に接続さ
れる。接続孔３２Ｈは２層目配線３１の延在方向（Ｘ方
向）に沿って複数個（本実施例では２個）配列され、接
続孔３２ｎでの導通不良の確率を低減する冗長構造が構
成される。

具体的な例として、１層目配線３０．２層目配線３１の
夫々の配線幅を１．６［μｍ］、１層目配線３〇−接続
孔３２１１−２層目配線３１の各層での合せ余裕を０．
４５［μｍ］、１層目配線３０間或は２層目配線３１間
の配線間隔を０．７　［μｍ］、接続孔３２１１の開口
径を１．０　［μｍ］、接続孔３２１１の空間隔を０゜
７［μｍ］、合せ余裕を０．４５［μｍ］とした場合、
２層目配線３１の配線ピッチＬ３は、冗長構造の影響が
ないので、合せ加工精度から考慮すると　３゜０［μｍ
コ以下になり、抵抗、容量、カップリングノイズから律
則される配線ピンチを３．０［μｍ］に設定できる。こ
れに対して、１層目配線３０の配線ピッチＬ１は、冗長
構造の採用で接続孔３２１１の配列数を増加した分増加
し、３．３　［μｍ］に設定される。レイアウト工数低
減を目的として、通常、配線ピッチは最小配線ピッチの
整数倍にレイアウトされるので、接続部の配線ピッチＬ
１は結果として６．０　［μｍ］となる。

一方、領域Ｉにおいて、Ｘ方向に延在する１層目配線３
０は、ＤＲＡＭＩの周辺回路の領域において最も配線密
度が高く、配置本数が多い領域であり、配線幅方向に余
裕がないので、それに隣接する他の１層目配線３０との
間の配線ピッチＬ２は小さく設定される。領域Ｉにおい
て、１層目配線３０゜２層目配線３１の夫々は、両者の
交差領域において、両者間の層間絶縁膜に形成された接
続孔３２１を通して電気的に接続される。接続孔３２１
には基本的に冗長構造が採用される。接続孔３２Ｉは、
前記接続孔３２］１の開口サイズに比へて小さく構成さ
れ、逆に１個所の接続領域での接続孔３２１１の配列数
に比べて多く配列する。本実施例においては、１個所の
接続領域に接続孔３２１はＸ方向に２個、Ｘ方向に２個
、合計４個を配列する。つまり、１個所の接続領域での
接続孔３２１の配列数は、Ｘ方向、Ｘ方向の夫々の配列
数が等しく、配列数の比が１＝１となる。この接続孔３
２１は、開口サイズが小さく構成された分、隣接する１
層目配線３０の配線ピッチＬ２を縮小でき、又開口サイ
ズを小さく構成した分、マイグレーション耐圧の確保等
、所定の電流密度を確保する必要があるので、配列数を
増加し、２層目配線３１の配線ピッチＬ３の範囲内若し
くはその範囲の近傍において、１層目配線３０の延在す
る方向（Ｘ方向）に配列される。

具体的な例として、前述の具体的例の配線幅、配線間隔
の夫々を同一の条件とした場合、１層目配線３〇−接続
孔３２ｎ−２層目配線３１の各層での合せ余裕を０．４
５［μｍ］、隣接する接続孔３２１間の空間隔を０．７
　［μｍ］、接続孔３２１の開口径を０．７［μｍ］と
して設定できるので、１層目配線３０の配線ピッチＬ２
は、冗長構造を採用しているにもかかわらず、３．ｏ　
［μｍ］に縮小できる。

この領域Ｉにおける１層目配線３０の配線ピッチＬ２の
縮小は直接周辺回路の領域での配線レイアウトを適用す
ることにより容易に行える。直接周辺回路の領域は、メ
モリセルアレイ２の配線レイアウトに律則されるので、
配線レイアウトルールが厳しい。一方、領域■における
１層目配線３０の配線ピッチＬ１は、本来の間接周辺回
路の領域での配線レイアウトをそのまま使用する。

このように、Ｘ方向に実質的に平行に延在する２本の２
層目配線３１に、このＸ方向と交差するＸ方向に実質的
に平行に延在し、前記２層目配線３１と異なる導電層に
形成され、かつ配線ピッチＬ］で配置される２本の１層
目配線３０が領域■で交差されると共に、この１層目配
線３０と同一方向のＸ方向に実質的に平行に延在し、前
記１層目配線３０と同一導電層に形成され、かつ配線ピ
ッチＬ２で配置される２本の１層目配線３０が領域Ｉで
交差されるＤＲＡＭｌにおいて、前記領域■での２層目
配線３１．１層目配線３０の夫々の交差部に、この２層
目配線３１と１層目配線３０とを接続する接続孔３２■
をＹ方向に複数個配列し、前記領域Ｉでの２層目配線３
１．１層目配線３０の夫々の交差部に、この２層目配線
３１と１層目配１ｉｌＡ３０とを接続し、前記接続孔３
２１１の開口サイズに比べて小さく、かつ接続孔３２Ｉ
Ｉの配列数に比へて多くの配列数の接続孔３２ＩをＹ方
向及びＸ方向に複数個配列する。この構成により、前記
領域Ｉでの２層目配線３１．１層目配線３０の夫々の交
差部に配置される接続孔３２１は、その開口サイズを小
さくしたことで、Ｘ方向に２層目配［３１の配線ピッチ
Ｌ３を変えずに複数個配列し、所定の電流密度を確保で
きると共に、その開口サイズを小さくしたことで、領域
■での１層目配線３０の配線ピッチＬ１に比べて、領域
Ｉでの１層目配線３０の配線ピッチＬ２を縮小できる。

この結果、前記領域Ｉでの１層目配［３０の配線ピッチ
Ｌ２を縮小した分、１層目配線３０の占有面積を縮小で
きるので、ＤＲＡＭＩの集積度を向上できる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。

前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。

例えば、本発明は、ＤＲＡＭに限定されず、格子状に配
線が交差されるレイアウトを有する半導体集積回路装置
に適用できる。具体的には、本発明は、マスタスライス
方式を採用する半導体集積回路装置において、回路間を
接続する配線のレイアウトに適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

配線間の接続に冗長構造を採用する半導体集積回路装置
において、配線の接続領域の占有面積を縮小し、集積度
を向上できる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＤＲＡＭの要部拡大
図、 第２図は、前記ＤＲＡＭのレイアウト図、第３図は、前
記ＤＲＡＭを封止したＬＯＧ構造を採用する樹脂パッケ
ージの概略平面図である。 図中、１・・・ＤＲＡＭ、３０・・・１層目配線、３１
・・・２層目配線、３２１，３２１１・・・接続孔、Ｌ
・・配線ピッチ。 １、ＩＩ・・・領域である。 第１図

Claims (1)

1. 【特許請求の範囲】 １、第１方向に実質的に平行に延在する２本の第１配線
   に、この第１方向と交差する第２方向に実質的に平行に
   延在し、前記第１配線と異なる導電層に形成され、かつ
   第１配線ピッチで配置される２本の第２配線が第１領域
   で交差されると共に、この第２配線と同一方向の第２方
   向に実質的に平行に延在し、前記第２配線と同一導電層
   に形成され、かつ第２配線ピッチで配置される２本の第
   ３配線が第２領域で交差される半導体集積回路装置にお
   いて、前記第１配線、第２配線の夫々の交差部に、この
   第１配線と第２配線とを接続する第１接続孔を第１方向
   に複数個配列し、前記第１配線、第３配線の夫々の交差
   部に、この第１配線と第３配線とを接続し、前記第１接
   続孔の開口サイズに比べて小さく、かつ第１接続孔の配
   列数に比べて多くの配列数の第２接続孔を第１方向及び
   第２方向に複数個配列したことを特徴とする半導体集積
   回路装置。 ２、前記第１配線、第３配線の夫々の交差部において、
   第１方向に配列される第２接続孔の配列数と第２方向に
   配列される第２接続孔の配列数とが等しく構成されるこ
   とを特徴とする請求項１に記載の半導体集積回路装置。