JPH0566744B2 - - Google Patents
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- Publication number
- JPH0566744B2 JPH0566744B2 JP60095261A JP9526185A JPH0566744B2 JP H0566744 B2 JPH0566744 B2 JP H0566744B2 JP 60095261 A JP60095261 A JP 60095261A JP 9526185 A JP9526185 A JP 9526185A JP H0566744 B2 JPH0566744 B2 JP H0566744B2
- Authority
- JP
- Japan
- Prior art keywords
- area
- ram
- wiring
- channel
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔概要〕
RAM搭載のゲート・アレーであつて、RAM
部を幾つかに分割し、その境にチヤネル領域を設
け、チヤネル配線の長さを短かくする。
部を幾つかに分割し、その境にチヤネル領域を設
け、チヤネル配線の長さを短かくする。
本発明はRAM搭載のゲート・アレーに係り、
特にRAM部（以下、セル、センス・アンプ、ラ
イト・アンプ、ドライバ、デコーダ等を含めた
RAM領域をいう）をチツプ１の周辺に設け、中
央部にゲート・アレーを配設した構成におけるチ
ヤネル配線の改善に関する。
特にRAM部（以下、セル、センス・アンプ、ラ
イト・アンプ、ドライバ、デコーダ等を含めた
RAM領域をいう）をチツプ１の周辺に設け、中
央部にゲート・アレーを配設した構成におけるチ
ヤネル配線の改善に関する。
第５図にそのRAMとゲート・アレーの配置図
例を表わしてあり、チツプの周辺に４つのRAM
部３が、又中央部にゲート・アレー部２が配置さ
れている。４はパツドを表わす。このようにゲー
トを１ケ所にまとめて配置し、RAM部で切断さ
れないようにすることにより、ゲート・アレーの
配線接続の自由度を確保できる利点がある。
例を表わしてあり、チツプの周辺に４つのRAM
部３が、又中央部にゲート・アレー部２が配置さ
れている。４はパツドを表わす。このようにゲー
トを１ケ所にまとめて配置し、RAM部で切断さ
れないようにすることにより、ゲート・アレーの
配線接続の自由度を確保できる利点がある。
近年においては、RAM部が増大化しており、
RAM部の占める面積が大きくなり、特に上記第
５図のような配置では第４図に表わすように、パ
ツド４からのチヤネル配線６をRAM部３を避け
るように、チツプの中央部のゲート・アレー側の
内部ゲート５に配線しなければならないことが多
くなる。そのため、チヤネル配線長が長くなつて
しまう事態が起こる。
RAM部の占める面積が大きくなり、特に上記第
５図のような配置では第４図に表わすように、パ
ツド４からのチヤネル配線６をRAM部３を避け
るように、チツプの中央部のゲート・アレー側の
内部ゲート５に配線しなければならないことが多
くなる。そのため、チヤネル配線長が長くなつて
しまう事態が起こる。
チヤネル配線が長くなると、浮遊容量と配線抵
抗が増大し、動作スピード・アツプの妨げ、入出
力電圧レベルの変動となる。
抗が増大し、動作スピード・アツプの妨げ、入出
力電圧レベルの変動となる。
本発明においては、第１図に概念的に示すよう
に、RAM部３をレイアウト的に幾つかに（この
場合２）分割し、その境にチヤネル領域７を設
け、チヤネル配線６の長さを短かくすることによ
り、上記問題点を解決する。
に、RAM部３をレイアウト的に幾つかに（この
場合２）分割し、その境にチヤネル領域７を設
け、チヤネル配線６の長さを短かくすることによ
り、上記問題点を解決する。
RAM部の分割方法としては、回路自体は従来
のRAM部と同じであつても、メモリセル領域、
デコーダ領域、ドライバ領域或いはアンプ領域等
とレイアウト的に分割することにより、チヤネル
の確保は容易である。
のRAM部と同じであつても、メモリセル領域、
デコーダ領域、ドライバ領域或いはアンプ領域等
とレイアウト的に分割することにより、チヤネル
の確保は容易である。
本発明の構成は下記に示す通りである。即ち、
本発明はメモリセル領域と、該メモリセル領域以
外のデコーダ領域、ドライバ領域、センスもしく
はライトアンプ領域またはホールド回路領域等の
付属領域との間のうち少なくとも一箇所に間隙を
有するRAM部と、前記RAM部形成領域の上の
配線層に形成された該RAM部を貫通する信号配
線とを有することを特徴とするRAM搭載のゲー
ト・アレーとしての構成を有するものである。
本発明はメモリセル領域と、該メモリセル領域以
外のデコーダ領域、ドライバ領域、センスもしく
はライトアンプ領域またはホールド回路領域等の
付属領域との間のうち少なくとも一箇所に間隙を
有するRAM部と、前記RAM部形成領域の上の
配線層に形成された該RAM部を貫通する信号配
線とを有することを特徴とするRAM搭載のゲー
ト・アレーとしての構成を有するものである。
上述のように、RAM部を分割して、その境に
チヤネル領域を設けることにより、チヤネル配線
を短かくすることができ、その浮遊容量、配線抵
抗を減少し、回路のスピードアツプ、入出力レベ
ルの変動を小さくすることが可能になる。
チヤネル領域を設けることにより、チヤネル配線
を短かくすることができ、その浮遊容量、配線抵
抗を減少し、回路のスピードアツプ、入出力レベ
ルの変動を小さくすることが可能になる。
第２図Ａに表わすチツプ１の周辺のパツド４か
らRAM部３を越えてゲートアレー部２側に配線
する実施例を第２図Ｂに表わしている。
らRAM部３を越えてゲートアレー部２側に配線
する実施例を第２図Ｂに表わしている。
第２図Ｂにおいて、９Ａ，９ＢはRAMのセル
領域であり、中央にＸ（列）デコーダ領域１５及
びＸドライバ領域１６が配置され、またＹデコー
ダ領域１７が配置されている。RAMのセル部９
Ａ，９Ｂの左、右にはホールド回路１０Ａ，１０
Ｂが配置され、RAMのセル９Ａ，９Ｂの行側に
はビツト線に接続されるＹドライバ領域１２Ａ，
１２Ｂとセンス・ライトアンプ領域１１Ａ，１１
Ｂが配置されている。４ＡはRAMの入力用のパ
ツド、５は内部ゲート（ゲート・アレー部２に構
成される）、１３はRAMの入力ポートである。
４ＢはRAMの出力用のパツドであり、８は出力
ゲート、１４はRAMの出力ポートである。
領域であり、中央にＸ（列）デコーダ領域１５及
びＸドライバ領域１６が配置され、またＹデコー
ダ領域１７が配置されている。RAMのセル部９
Ａ，９Ｂの左、右にはホールド回路１０Ａ，１０
Ｂが配置され、RAMのセル９Ａ，９Ｂの行側に
はビツト線に接続されるＹドライバ領域１２Ａ，
１２Ｂとセンス・ライトアンプ領域１１Ａ，１１
Ｂが配置されている。４ＡはRAMの入力用のパ
ツド、５は内部ゲート（ゲート・アレー部２に構
成される）、１３はRAMの入力ポートである。
４ＢはRAMの出力用のパツドであり、８は出力
ゲート、１４はRAMの出力ポートである。
これらの配置・構成自体は普通のものであるの
で特に説明しない。
で特に説明しない。
本発明の実施例においては、中央に配置された
Ｘデコーダ１５、Ｘドライバ１６及びＹデコーダ
１７とその左、右のRAMのセル領域９Ａ，９
Ｂ、Ｙドライバ１２Ａ，１２Ｂ、センス・ライト
アンプ１１Ａ，１１Ｂとの間に間隙を設け、チヤ
ネル領域７Ａ，７Ｂ（斜線部）を形成している。
Ｘデコーダ１５、Ｘドライバ１６及びＹデコーダ
１７とその左、右のRAMのセル領域９Ａ，９
Ｂ、Ｙドライバ１２Ａ，１２Ｂ、センス・ライト
アンプ１１Ａ，１１Ｂとの間に間隙を設け、チヤ
ネル領域７Ａ，７Ｂ（斜線部）を形成している。
チヤネル領域７Ａ，７Ｂを横切つてセル領域９
Ａ，９ＢとＸドライバ領域１６とを結ぶ配線はワ
ード線Ｗだけであり、１層の配線だけで済ませる
ことができ、またＹデコーダ１７とＹドライバ１
２Ａ，１２Ｂとを結ぶ配線も１層の配線にまとめ
ることができる。その他チヤネル領域７Ａ，７Ｂ
を横切る必要がある配線はないから、上記のチヤ
ネル領域を横切る配線を例えば１層目配線にまと
め、２層目配線をチヤネル領域７Ａ，７Ｂ用に確
保することができる。
Ａ，９ＢとＸドライバ領域１６とを結ぶ配線はワ
ード線Ｗだけであり、１層の配線だけで済ませる
ことができ、またＹデコーダ１７とＹドライバ１
２Ａ，１２Ｂとを結ぶ配線も１層の配線にまとめ
ることができる。その他チヤネル領域７Ａ，７Ｂ
を横切る必要がある配線はないから、上記のチヤ
ネル領域を横切る配線を例えば１層目配線にまと
め、２層目配線をチヤネル領域７Ａ，７Ｂ用に確
保することができる。
それにより、第２図Ｂのように入力用のパツド
４Ａからチヤネル領域７Ａを経由して内部ゲート
５にRAM部を迂回することなく配線６Ａを通す
ことが可能になる。
４Ａからチヤネル領域７Ａを経由して内部ゲート
５にRAM部を迂回することなく配線６Ａを通す
ことが可能になる。
一方、RAMの出力側のパツド４Ｂは、出力ゲ
ート８に接続し、その出力をチヤネル領域７Ｂを
経由してRAMの出力ポート１４に配線６Ｂで接
続することができる。
ート８に接続し、その出力をチヤネル領域７Ｂを
経由してRAMの出力ポート１４に配線６Ｂで接
続することができる。
第３図に本発明の他の実施例を示す。これは図
Ａに示すチツプ１上のパツド４からRAM部３を
越えてゲートアレー部２へ配線する場合の実施例
を図Ｂに表わすものである。
Ａに示すチツプ１上のパツド４からRAM部３を
越えてゲートアレー部２へ配線する場合の実施例
を図Ｂに表わすものである。
第３図Ｂにおいて、第２図Ｂと同一箇所には同
一番号で指示してある。この場合には図から明ら
かなようにセル部９Ａ，９Ｂとその中央のＸデコ
ーダ領域１５、Ｘドライバ領域１６の配置に関し
ては従来と同様にしてあり、一方、セル領域９
Ａ，９ＢとＹドライバ領域１２Ａ，１２Ｂ及びＸ
ドライバ１６とＹデコーダ１７との間に間隔を設
け、チヤネル領域７Ｃを確保している。
一番号で指示してある。この場合には図から明ら
かなようにセル部９Ａ，９Ｂとその中央のＸデコ
ーダ領域１５、Ｘドライバ領域１６の配置に関し
ては従来と同様にしてあり、一方、セル領域９
Ａ，９ＢとＹドライバ領域１２Ａ，１２Ｂ及びＸ
ドライバ１６とＹデコーダ１７との間に間隔を設
け、チヤネル領域７Ｃを確保している。
Ｙドライバ領域１２Ａ，１２Ｂ、その上方に示
すセンス・ライトアンプ領域１１Ａ、１１Ｂと
RAMのセル領域９Ａ，９Ｂとはビト線１９Ａ，
１９Ｂで連結されるだけであるから、これは１層
の配線だけで良い。したがつて、例えばこの連結
するビツト線１９Ａ，１９Ｂを２層目配線層のみ
にまとめ、１層目配線層にチヤネル領域７Ｃを確
保することができ、該領域７Ｃに信号線を通すこ
とで配線長を短かくすることができる。
すセンス・ライトアンプ領域１１Ａ、１１Ｂと
RAMのセル領域９Ａ，９Ｂとはビト線１９Ａ，
１９Ｂで連結されるだけであるから、これは１層
の配線だけで良い。したがつて、例えばこの連結
するビツト線１９Ａ，１９Ｂを２層目配線層のみ
にまとめ、１層目配線層にチヤネル領域７Ｃを確
保することができ、該領域７Ｃに信号線を通すこ
とで配線長を短かくすることができる。
以上、実施例を図示説明したが、本発明は様々
な変形が考えられる。例えば、第２図Ｂと第３図
Ｃにおけるチヤネル領域７Ａ，７Ｂ及び７Ｃを併
用することが可能である。
な変形が考えられる。例えば、第２図Ｂと第３図
Ｃにおけるチヤネル領域７Ａ，７Ｂ及び７Ｃを併
用することが可能である。
例えば、７Ａ，７Ｂを２層目配線層に確保し、
これに交わる７Ｃを１層目配線層に確保すれば良
い。但し、電源ラインの交差に注意する必要があ
る。
これに交わる７Ｃを１層目配線層に確保すれば良
い。但し、電源ラインの交差に注意する必要があ
る。
また、RAM部の分割は、前記例以外にも考え
られ、例えばセル領域９Ａ，９Ｂとワード線のみ
で連結しているホールド回路領域１０Ａ，１０Ｂ
間に間隙を設けチヤネル領域を確保することもで
きる。
られ、例えばセル領域９Ａ，９Ｂとワード線のみ
で連結しているホールド回路領域１０Ａ，１０Ｂ
間に間隙を設けチヤネル領域を確保することもで
きる。
尚、本発明において、RAM部を横切つて確保
する上記に示したチヤネル領域の幅は必要最小限
に狭く形成し、RAM部の分割によるワード線や
ビツト線の長さの増加を抑え、RAMの動作速度
の低下を防ぐようにする。
する上記に示したチヤネル領域の幅は必要最小限
に狭く形成し、RAM部の分割によるワード線や
ビツト線の長さの増加を抑え、RAMの動作速度
の低下を防ぐようにする。
以上の説明から明らかなように、本発明によれ
ば、RAM搭載のゲートアレーにおいて、チヤネ
ル配線をRAM部を迂回することなく形成するこ
とが出来るので、チヤネル配線を短かくして回路
のスピードアツプ、入出力電圧レベルの変動を小
さくすることを可能にする。
ば、RAM搭載のゲートアレーにおいて、チヤネ
ル配線をRAM部を迂回することなく形成するこ
とが出来るので、チヤネル配線を短かくして回路
のスピードアツプ、入出力電圧レベルの変動を小
さくすることを可能にする。
第１図は本発明の概念図、第２図Ａ，Ｂは実施
例を説明する為のそれぞれ平面図及び要部配置
図、第３図Ａ，Ｂは他の実施例の構成を説明する
為のそれぞれ平面図及び要部配置平面図、第４図
は従来例の概要図、第５図はRAM搭載のゲート
アレーの従来例の配置例を表わす平面図である。 （主な符号）、１……チツプ、２……ゲート・
アレー、３……RAM部、４……パツド、５……
内部ゲート、６，６Ａ，６Ｂ……チヤネル配線、
７，７Ａ〜７Ｃ……チヤネル領域。
例を説明する為のそれぞれ平面図及び要部配置
図、第３図Ａ，Ｂは他の実施例の構成を説明する
為のそれぞれ平面図及び要部配置平面図、第４図
は従来例の概要図、第５図はRAM搭載のゲート
アレーの従来例の配置例を表わす平面図である。 （主な符号）、１……チツプ、２……ゲート・
アレー、３……RAM部、４……パツド、５……
内部ゲート、６，６Ａ，６Ｂ……チヤネル配線、
７，７Ａ〜７Ｃ……チヤネル領域。
Claims (1)
- 【特許請求の範囲】 １ メモリセル領域と、該メモリセル領域以外の
デコーダ領域、ドライバ領域、センスもしくはラ
イトアンプ領域またはホールド回路領域等の付属
領域との間のうち少なくとも一箇所に間〓を有す
るRAM部と、 前記RAM部形成領域の上の配線層に形成され
た該RAM部を貫通する信号配線とを有すること
を特徴とするRAM搭載のゲート・アレー。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095261A JPS61274339A (ja) | 1985-05-02 | 1985-05-02 | Ｒａｍ搭載のゲ−ト・アレ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60095261A JPS61274339A (ja) | 1985-05-02 | 1985-05-02 | Ｒａｍ搭載のゲ−ト・アレ− |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61274339A JPS61274339A (ja) | 1986-12-04 |
| JPH0566744B2 true JPH0566744B2 (ja) | 1993-09-22 |
Family
ID=14132821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60095261A Granted JPS61274339A (ja) | 1985-05-02 | 1985-05-02 | Ｒａｍ搭載のゲ−ト・アレ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274339A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160052098A (ko) * | 2014-11-04 | 2016-05-12 | 서울과학기술대학교 산학협력단 | 줄로리딘-이미다졸계 화합물, 이를 이용한 아연이온, 알루미늄 이온, 철 2가 이온 및 철 3가 이온 검출제, 검출 방법 및 검출장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088336B2 (ja) * | 1987-05-22 | 1996-01-29 | 三菱電機株式会社 | 半導体記憶装置 |
| JPS63293966A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 半導体集積回路装置 |
| US5243208A (en) * | 1987-05-27 | 1993-09-07 | Hitachi, Ltd. | Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array |
| JP2588539B2 (ja) * | 1987-08-10 | 1997-03-05 | 富士通株式会社 | 半導体集積回路装置 |
| US5014242A (en) * | 1987-12-10 | 1991-05-07 | Hitachi, Ltd. | Semiconductor device for a ram disposed on chip so as to minimize distances of signal paths between the logic circuits and memory circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59117132A (ja) * | 1982-12-23 | 1984-07-06 | Nec Corp | マスタスライスｌｓｉ基板 |
-
1985
- 1985-05-02 JP JP60095261A patent/JPS61274339A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160052098A (ko) * | 2014-11-04 | 2016-05-12 | 서울과학기술대학교 산학협력단 | 줄로리딘-이미다졸계 화합물, 이를 이용한 아연이온, 알루미늄 이온, 철 2가 이온 및 철 3가 이온 검출제, 검출 방법 및 검출장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61274339A (ja) | 1986-12-04 |
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