JPH0419640B2

JPH0419640B2 -

Info

Publication number: JPH0419640B2
Application number: JP59238580A
Authority: JP
Inventors: Isao Fukushi; Tomoharu Awaya
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1984-11-14
Filing date: 1984-11-14
Publication date: 1992-03-31
Also published as: JPS61120398A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体記憶装置に関し、特に不良メ
モリセル等の不良回路部分と置き換えて使用する
ための冗長回路部分を有し、かつ入力アドレスを
直接不良回路部分のアドレスと比較して不良回路
部分と冗長回路部分との切り換えを行うようにし
た半導体記憶装置に関する。

（従来の技術）第４図は従来形のランダムアクセスメモリ装置
の概略を示す。同図のメモリ装置は、ワード線
WLとビツト線BLとに各々接続されたメモリセ
ルを有するメモリセルアレイ１、ワードアドレス
用のアドレスバツフア２、ワードドライバ３、ビ
ツトアドレス用のアドレスバツフア４、ビツトド
ライバ５、センスアンプおよび書込みアンプを備
えた入出力回路６を具備する。

第４図のメモリ装置においては、ライトイネー
ブル信号WEが例えば高レベルの場合には書き込
みモードとなり、ワードアドレスＷ−ADDおよ
びビツトアドレスＢ−ADDに対応するメモリセ
ルが選択され、該メモリセルヘデータが書き込ま
れる。すなわち、ワードアドレスＷ−ADDがア
ドレスバツフア２を介して図示しないデコーダに
入力され、ワード線選択信号が作成される。そし
て、このワード線選択信号に基づきワードドライ
バ３が選択ワード線を駆動する。同様にして、ビ
ツトアドレスＢ−ADDがアドレスバツフア４を
介して図示しないデコーダに入力される。そして
該デコーダによつて生成されたビツト線選択信号
がビツトドライバ５に入力され選択ビツト線が駆
動される。このようにして選択されたワード線
WLおよびビツト線BLに入出力回路６内の書き
込みアンプを介して書き込みデータDinが入力さ
れたデータの書き込みが行なわれる。データ読み
出しの場合は、ライトイネーブル信号WEが例え
ば低レベルにされ、書き込みの場合と同様にワー
ドアドレスＷ−ADDおよびビツトアドレスＢ−
ADDによつてワード線WLおよびビツト線BLが
選択される。このようにして選択されたワード線
WLおよびビツト線BLに接続されたメモリセル
の情報が入出力回路６内のセンスアンプによつて
増幅され、読み出しデータDoutとして出力され
る。

（発明が解決しようとする課題）上述のような従来形のメモリ装置においては、
特にバイポーラ型メモリ装置等の高速度のメモリ
装置の場合、冗長メモリセル等が設けられていな
かつた。このため、例えばメモリセルアレイ１内
のあるメモリセルあるいはあるワード線に接続さ
れたワードドライバユニツト等が不良である場合
にはメモリ装置自体が不良品となり半導体メモリ
装置の製造歩留りを高くすることができないとい
う不都合があつた。

本発明は、上述の従来形における問題点に鑑み
創作されたもので、冗長メモリ構成を採用したこ
とに依る動作遅延やそのための面積増大を生じる
ことなく、不良回路部分と冗長回路部分との切り
換えを高速度で行うことができ、例えばバイポー
ラ型メモリ装置等の高速度の記憶装置においても
冗長回路部分を設けることができるようにし、ひ
いては製造歩留りを高めることができる半導体記
憶装置を提供することを目的としている。

上記課題を解決するため、本発明に係わる半導
体記憶装置は、複数のメモリセル及び複数のワード線を有し、
該メモリセルの各個がECL型フリツプフロツプ
によつて構成されているメモリセルアレイと、複数のメモリセル及び複数の冗長ワード線を有
し、該メモリセルの各個がECL型フリツプフロ
ツプによつて構成されている冗長メモリセルアレ
イと、アドレス信号に応答し、第１のECLゲート回
路群を有する第１の手段であつて、各ECLゲー
ト回路が、前記アドレス信号の１ビツトを受信す
るためのベースとエミツタとを有する第１のトラ
ンジスタと、該第１のトランジスタのエミツタに
結合されたエミツタを有する第２のトランジスタ
と、前記第１のECLゲート回路群からの出力信
号を受信し増幅するための第１の増幅用トランジ
スタ回路群と、を備えている第１の手段と、該第１の手段に動作可能に接続され、第２の
ECLゲート回路群を有する第２の手段であつて、
各ECLゲート回路が、前記第１の増幅用トラン
ジスタ回路群からの出力信号を受信するよう接続
され且つエミツタを有する複数の第３のトランジ
スタと、該第３のトランジスタの各エミツタに結
合されたエミツタを有する第４のトランジスタ
と、前記ワード線に接続され、前記第２のECL
ゲート回路群からの出力信号に応答して該ワード
線を駆動し、前記第１の手段からの前記アドレス
信号に応答して前記メモリセルアレイ内のメモリ
セルを選択する駆動用トランジスタと、を備えて
いる第２の手段と、前記メモリセルアレイ内の少なくとも１個の不
良メモリセルの少なくとも１個の不良メモリアド
レス信号を格納するための第３の手段と、該第３の手段に動作可能に接続され、第３の
ECLゲート回路群を有する第４の手段であつて、
各ECLゲート回路が、前記アドレス信号を受信
するよう接続されたベースを有する第５のトラン
ジスタと、前記不良メモリアドレス信号を受信
し、前記アドレス信号と該不良メモリアドレス信
号を比較するための第６のトランジスタと、それ
ぞれ前記第５及び第６のトランジスタに接続さ
れ、共通ノードで接続されたエミツタを有し且つ
該第５及び第６のトランジスタからそれぞれ出力
信号を受信するためのベースを有して該出力信号
を増幅する２個の増幅用トランジスタを有する第
２の増幅用トラジスタ回路群であつて、前記第１
の手段とは独立に前記アドレス信号を受信し、前
記第３の手段から少なくとも１個の不良メモリア
ドレス信号を受信し、前記アドレス信号と該不良
メモリアドレス信号を比較するものと、を備えて
いる第４の手段と、該第４の手段に動作可能に接続され、第４の
ECLゲート回路群を有する第５の手段であつて、
各ECLゲート回路が、前記第２の増幅用トラン
ジスタ回路群における前記２個の増幅用トランジ
スタの前記ノードに接続されて該ノードからの信
号を受信するためのベースとエミツタとを有する
第７のトランジスタと、該第７のトランジスタの
エミツタに結合されたエミツタを有する第８のト
ランジスタと、前記冗長ワード線に接続され、前
記第４のECLゲート回路群からの出力信号に応
答してそれぞれの冗長ワード線を駆動し、前記メ
モリセルアレイにおける前記不良メモリセルの一
つに対応する前記冗長メモリセルアレイ内の前記
メモリセルの一つを選択する冗長駆動用トランジ
スタと、を備えている第５の手段とを具備してお
り、前記第２の手段におけるメモリセル選択手段
は、前記２個の増幅用トランジスタの前記ノード
に動作可能に接続され、前記アドレス信号が前記
不良メモリアドレス信号と不一致の時に付勢さ
れ、前記第５の手段におけるメモリセル選択手段
は、前記アドレス信号が前記不良メモリアドレス
信号と一致した時に付勢されることを特徴とす
る。

（作用）上述のような手段を用いることにより、入力ア
ドレスとリードオンリメモリに記憶された不良回
路部分のアドレスとが直接比較されるため冗長回
路部分のアクセスを行うための切り換え信号すな
わち冗長回路選択信号の遅延時間を極めて少なく
することが可能となり、バイポーラ型メモリ装置
等の高速度のメモリ装置においてもアクセスタイ
ム等に影響を与えることなく冗長回路の選択が行
われる。

また、通常のメモリアクセス用及び冗長用の各
構成要素をECLゲートで構成し、不良メモリア
ドレス検出時に通常メモリセルのアクセスを禁止
する切り換え信号をワードドライバの最後の
ECLゲートの基準信号入力側に加えているので、
冗長セルを選択するか否かの判定を通常のデコー
ド動作と独立に且つ並行して行うことができ、ま
た、冗長メモリ構成を採用したことに依つて冗長
メモリ構成部分以外の通常メモリ構成部分におい
て素子を追加するようなことはなく、従つて、冗
長メモリ構成を採用したことに依る動作遅延やそ
のための面積増大を生じることがない。

（実施例）以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わる半導体記憶
装置の概略を示す。同図の記憶装置は、一例とし
てワード線単位で不良回路部分と冗長回路部分と
の切り換えを行うようにしたものであり、メモリ
セルアレイ１、ワードアドレス用アドレスバツフ
ア２、ワードドライバ３の他に、冗長ワード線に
接続された冗長メモリセルアレイ７、冗長ワード
ドライバ８、冗長回路部分のアドレスを記憶する
プログラマブルリードオンリメモリ（以下単に
PROMと称する）９、および入力ワードアドレ
スＷ−ADDとPROM９の読出しデータとを比較
する比較ゲート１０を具備する。なお、第１図に
おいては、ビツトアドレス用アドレスバツフア、
ビツトドライバ、および入出力回路等の図示は省
略されている。また、ビツト線単位で冗長回路の
切り換えを行う場合も同様の構成が用いられる。

第１図の記憶装置においては、書込みまたは読
み出し動作が行われる場合は図示しないビツトア
ドレス用のアドレスバツフアにビツトアドレスが
印加されると共に、ワードアドレス用のアドレス
バツフア２にワードアドレスＷ−ADDが入力さ
れる。アドレスバツフア２においてワードアドレ
スＷ−ADDが所定の増幅およびレベルに振幅さ
れかつデコードされてワード線選択信号が生成さ
れ、ワードドライバ３に入力される。そしてこの
時、比較ゲート１０から冗長回路選択信号SRが
印加されておらなければ、該ワード線選択信号が
メモリセルアレイ１のワード線に印加されて所定
のワード線が選択され、第４図の記憶装置と同様
にして書き込みまたは読み出し動作が行われる。

ワードアドレスＷ−ADDは比較ゲート１０に
も印加され、PROM９からの不良回路部分たと
えば不良ワードを示すアドレスデータと比較され
る。この比較の結果、両者のアドレスが一致しな
い場合には冗長回路選択信号SRが出力されない
が、両者が一致した場合には該選択信号SRが出
力され各ワードドライバ３および８に印加され
る。ワードドライバ３は、選択信号SRが印加さ
れるとインヒビツトされ、メモリセルアレイ１の
ワード線選択信号が遮断される。これに対して、
冗長ワードドライバ８は選択信号SRの印加によ
り冗長メモリセルアレイ７にワード線選択信号を
入力する。これにより、冗長メモリセルアレイ７
が選択されて該メモリセルアレイ７に対してデー
タの書き込みまたは読み出しが行われる。なお、
第１図において点線で示される信号経路は、
PROM９に不良回路部分のアドレスを書き込む
ためのものである。すなわち、例えばウエハ状態
における動作試験によつて不良メモリセルが検出
された場合には、不良メモリセルを含むワードの
アドレスＷ−ADDが書き込み信号WTの印加に
応じてPROM９に書き込まれる。

第２図は、第１図の記憶装置の詳細な構成を示
す。第２図において、メモリセルアレイ１は、高
圧側ワード線WL＋と低圧側ワード線WL−およ
びビツト線BLとBLBの間に接続されたメモリセ
ルMCを複数個備えている。メモリセルMCは、
例えばPNP型トランジスタＱ１，Ｑ２および
NPN型マルチエミツタトランジスタＱ３，Ｑ４
を備えたフリツプフロツプ型のものである。ま
た、低圧側ワード線WL−と低圧側電源端子Vee
間には定電流回路IS１が接続されている。各々の
高圧側ワード線WL＋は、エミツタが共通接続さ
れたトランジスタＱ５，Ｑ６，Ｑ７と定電流回路
IS２と負荷抵抗Ｒ１とドライバトランジスタＱ８
とを有するワードドライバユニツト１１が接続さ
れている。ワードアドレスＷ−ADDの各ビツト
ごとにアドレスバツフアユニツト１２および比較
ゲートユニツト１３が設けられている。アドレス
バツフアユニツト１２は、トランジスタＱ８、ダ
イオードＤ１、および定電流回路IS３を有する入
力エミツタホロワと、トランジスタＱ９，Ｑ１
０、定電流回路IS４、負荷抵抗Ｒ２，Ｒ３、およ
びダイオードＤ２を備えたカレントスイツチ回路
とを有する。アドレスバツフアユニツト１２の出
力はワードデコーダ１４に接続されている。ワー
ドデーコーダ１４は、複数の信号線からなるデコ
ーダ線１５とそれぞれの信号線に接続された複数
の定電流源IS１５、及びアドレスバツフアユニツ
ト１２の各出力とデコーダ線１５との間に挿入さ
れたマルチエミツタトランジスタＱ１１を具備す
る。なお、第２図においては、アドレスバツフア
ユニツト１２の出力の１つ、すなわちトランジス
タＱ１０のコレクタに接続されたマルチエミツタ
トランジスタＱ１１のみが示されているが、実際
にはトランジスタＱ９のコレクタとデコーダ線１
５との間および他のビツトのアドレスバツフアユ
ニツトとデコーダ線１５との間にもそれぞれトラ
ンジスタＱ１１に相当するトランジスタが設けら
れている。そして、これらの各マルチエミツタト
ランジスタのエミツタはデコーダ線１５の各信号
線に適宜接続されている。また、ワードドライバ
ユニツト１１の各トランジスタＱ５およびＱ６の
ベースもそれぞれデーコーダ線１５の信号線に接
続されている。

比較ゲート回路ユニツト１３は、ワードアドレ
スＷ−ADDの各ビツトに対応して設けられ、ト
ランジスタＱ１２，Ｑ１３，…，Ｑ１８、定電流
回路IS５，IS６，IS７，IS８、ダイオードＤ３、
抵抗Ｒ４，Ｒ５，Ｒ６等によつて構成される。各
ビツトに対応する比較ゲートユニツトの出力は共
に接続され前述のワードドライバユツト１１のト
ランジスタＱ７のベースおよび後述の冗長ワード
ドライバの入力に接続され冗長回路選択信号SR
を供給する。

冗長ワードドライバ１６は、作動回路を構成す
るトランジスタＱ１９，Q20、定電流回路IS９、
負荷抵抗Ｒ７とドライバトランジスタＱ２１を具
備する。ドライバトランジスタＱ２１の出力すな
わちエミツタは冗長メモリセルアレイ７の高圧側
ワード線WL（Ｒ）＋に接続されている。高圧側ワ
ード線WL（Ｒ）＋と低圧側ワード線WL（Ｒ）−と
の間にはメモリセルMCが接続されており、低圧
側ワード線WL（Ｒ）−には電流放電用の定電流回
路IS１０が接続されている。なお、各ビツト線は
メモリセルアレイ１および冗長メモリセルアレイ
７に共通に設けられている。

なお、第２図において、１７はビツトアドレス
用のアドレスバツフア、１８はビツトアドレスデ
コーダ、１９はビツトドライバであつてマルチエ
ミツタトランジスタＱ２２，Ｑ２３、トランジス
タＱ２４、および定電流回路IS１２，IS１３，IS
１４を具備するものである。また、２０はセンス
アンプであつて、トランジスタＱ２５およびＱ２
６を介して各ビツト線BLおよびBLBに接続され
ている。２１はチツプセレクトバツフアであつて
チツプセレクト信号CSに応じて各回路を起動す
るものである。２２は読み書き制御回路および書
き込みアンプであつて、トランジスタＱ２７およ
びＱ２８を介して各ビツト線BLおよびBLBを駆
動するものである。

以上のような構成を有する半導体記憶装置にお
いて、書き込みおよび読み出し動作を行う場合に
は、ワードアドレスＷ−ADDおよびビツトアド
レスＢ−ADDを印加すると共にチツプセレクト
信号CSを例えば高レベルにする。また、書き込
みおよび読み出し動作に応じてライトイネーブル
信号WEをそれぞれ高レベルおよび低レベルす
る。ワードアドレスＷ−ADDの各ビツトのレベ
ルに応じて各アドレスバツフア１２からデコーダ
線１５の各信号線にマルチエミツタトランジスタ
Ｑ１１等を介して高レベルまたは低レベルの信号
が印加される。デコーダ線１５の各信号線はそれ
ぞれ複数のマルチエミツタトランジスタと接続さ
れており、これらのマルチエミツタトランジスタ
の出力のうち少なくとも１つが高レベルであれば
該信号線も高レベルとなる。そして、ワードドラ
イバユニツト１１の各トランジスタＱ５およびＱ
６のベースに接続された信号線が共に低レベルに
なると、該ワードデコーダユニツト１１が高レベ
ルのワード線選択信号を出力し高圧側ワード線
WL＋に印加する。このようにしてワード線が選
択されると共に、ビツトデコーダ１８によりビツ
トアドレスＢ−ADDに対応するビツト線に接続
されたビツトドライバ１９に高レベルのビツト線
選択信号が印加される。これにより、各トランジ
スタＱ２２，Ｑ２３およびＱ２４がオンとなる。
そしてデータ読み出しを行う場合には、選択メモ
リセルMCの記憶データに応じてビツト線BLお
よびBLBの電位が比較トランジスタＱ２５およ
びＱ２６に伝達されセスアンプ２０を介して読み
出しデータDoutとして出力される。また、デー
タ書き込みを行う場合には、書き込みデータDin
に応じてトランジスタＱ２７およびＱ２８がオン
またはオフとされビツト線BLおよびBLBの電位
を強制的に高レベルまたは低レベルとして選択メ
モリセルMCにデータ書き込みを行う。

以上の動作はワードアドレスＷ−ADDが不良
回路部分のアドレスと一致しない場合、したがつ
て冗長回路選択信号SRが高レベルの場合に行わ
れるものであるが、ワードアドレスＷ−ADDが
PROMから入力される不良回路部分のアドレス
と一致する場合には、比較ゲート回路ユニツト１
３の出力すなわち冗長回路選択信号SRが後述の
動作によつて低レベルとなる。そして、該選択信
号SRは、第３図に示すように、その高レベルの
電位Ｈ２がワードドライバユニツト１１の入力す
なわちトランジスタＱ５またはＱ６のベースに印
加される論理信号の中間レベルとされ、該選択信
号SRの低レベルの電位Ｌ２の電位はワードドラ
イバユニツト１１の入力に印加される論理信号の
低レベルの電位Ｌ１よりもさらに低レベルとされ
ている。したがつて、ワードアドレスＷ−ADD
が不良回路部分を指示している場合には、選択信
号SRが最も低いレベルＬ２となり、ワードドラ
イバユニツト１１のトランジスタＱ７がカツトオ
フ、トランジスタＱ５またはＱ６がオンとなつて
高圧側ワード線WL＋の電位が非選択レベルとな
る。そして、この時冗長ワードドライバ１６にお
いてトランジスタＱ１９がカツトオフ、トランジ
スタＱ２０がオンとなるから、冗長ワード線WL
（Ｒ）＋が高レベルとなり冗長メモリセルアレイ７
が選択される。もし、ワードアドレスＷ−ADD
がPROMに記憶された不良回路部分のアドレス
と一致しない場合には選択信号SRが前記高レベ
ルＨ２となるから、冗長ワードドライバユニツト
１６の出力が低レベルとなり冗長メモリセルアレ
イ７は非選択となる。なお、トランジスタＱ２０
のベースに印加されている基準電圧VRF４は選
択信号SRの高レベル電位Ｈ２と低レベル電位Ｌ
２の中間の値とされる。また、この時ワードドラ
イバユニツト１１のトランジスタＱ７のベース電
位Ｈ２は該ワードドライバユニツト１１の入力論
理信号の高レベル電位および低レベル電位の中間
の値（H2）となるから、ワードドライバユニツ
ト１１は接続されたデコーダ線の状態に応じて前
述の如きワード線の選択または非選択動作を行
う。

比較ゲート回路ユニツト１３は、排他的論理和
（EOR）回路を構成しており、入力されるワード
アドレス信号およびPROMからの不良アドレス
信号が共に高レベルまたは共に低レベルの場合に
前述の低レベルＬ２の選択信号SRを出力し、こ
れらの入力アドレス信号の一方が高レベル他方が
低レベルの場合には前述の高レベルＨ２の選択信
号SRを出力する。より詳細に説明するとワード
アドレス信号が高レベルの場合にはトランジスタ
Ｑ１３がオン、トランジスタＱ１４がオフとな
り、出力トランジスタＱ１８のベース電位が低レ
ベルになる。このとき、PROMからトランジス
タＱ１６のベースに入力される不良ワードアドレ
ス信号が高レベルであればトランジスタＱ１６が
オン、トランジスタＱ１５がオフとなるから出力
トランジスタＱ１７のベース電位も低レベルとな
り選択信号SRが低レベルとなる。ワードアドレ
ス信号が高レベルであつて、不良ワードアドレス
信号が低レベルの場合には、トランジスタＱ１６
がオフ、トランジスタＱ１５がオンとなるため出
力トランジスタＱ１８のベース電位は低レベルと
なるが出力トランジスタＱ１７のベース電位は高
レベルとなつている。したがつて、選択信号SR
は高レベルＨ２となる。ワードアドレス信号が低
レベルの場合にはトランジスタＱ１３がオフ、ト
ランジスタＱ１４がオンとなつて出力トランジス
タＱ１７のベースが低レベルとなる。このとき、
不良ワードアドレス信号が低レベルであればトラ
ンジスタＱ１６がオフ、トランジスタＱ１５がオ
ンとなつて出力トランジスタＱ１８のベースも低
レベルとなるから選択信号SRが低レベルとなる。
ワードアドレス信号が低レベルであつて不良ワー
ドアドレス信号が高レベルの場合には、出力トラ
ンジスタＱ１７のベースは低レベルとなるが出力
トランジスタＱ１８のベースが高レベルとなるた
め選択信号SRは高レベルとなる。すなわち、比
較ゲート回路ユニツト１３はワードアドレス信号
および不良ワードアドレス信号の排他的論理和演
算を行う。なお、抵抗Ｒ４は選択信号SRの論理
レベルを第３図に示すようにレベルシフトさせる
ために設けられたものである。

なお、上述においてはワード線用の冗長回路に
ついて説明したがビツト線についても同様の回路
により冗長切り換えを行うことができる。

（発明の効果）以上のように、本発明によれば、入力アドレス
がアドレスバツフア回路等を介することなく直接
比較ゲート回路に入力されるから、簡単な回路構
成により冗長回路選択信号の遅延時間を極めて短
くすることが可能となり、たとえばバイポーラ型
メモリ装置等の高速度の回路装置においても不良
回路部分を冗長回路部分に置き代えて動作させる
ことが可能となり、半導体記憶装置等の製品歩留
りが改善される。

また、メモリアクセスのための各構成要素を
ECLゲートで構成し、冗長時に通常メモリアク
セスを禁止する切り換え信号をワードドライバの
最後のECLゲートの基準信号入力側に加えてい
るので、冗長セル選択動作を通常のデコード動作
と並行して行うことができると共に、冗長メモリ
構成を採用したことに依る動作遅延やそのための
面積増大を防止することができる。

【図面の簡単な説明】

第１図は本発明の１実施例に係わる半導体記憶
装置の概略を示すブロツク回路図、第２図は第１
図の装置の詳細を示すブロツク回路図、第３図は
第２図の装置における各部の信号を示す波形図、
そして第４図は従来形の半導体記憶装置の概略を
示すブロツク回路図である。１……メモリセルアレイ、２……ワードアドレ
スバツフア、３……ワードドライバ、４……ビツ
トアドレスバツフア、５……ビツトドライバ、６
……入出力回路、７……冗長メモリセルアレイ、
８……冗長ワードドライバ、９……プログラマブ
ルリードオンリメモリ、１０……比較ゲート回
路、１１……ワードドライバユニツト、１２……
アドレスバツフアユニツト、１３……比較ゲート
回路ユニツト、１４……ワードデコーダ、１５…
…デコーダ線、１６……冗長ワードドライバユニ
ツト、１７……ビツトアドレスバツフア、１８…
…ビツトアドレスデコーダ、１９……ビツトドラ
イバ、２０……センスアンプ、２１……チツプセ
レクトバツフア、２２……読み書き制御回路およ
び書き込み増幅器、Ｑ１，Ｑ２，…，Ｑ２８……
トランジスタ、Ｒ１，Ｒ１，…，Ｒ７……抵抗、
Ｄ１，Ｄ２，Ｄ３……ダイオード、IS１，IS２，
…IS１４……定電流回路。

Claims

【特許請求の範囲】１複数のメモリセル（MC）及び複数のワード
線WL＋、WL−を有し、該メモリセルの各個が
ECL型フリツプフロツプ（Q₁〜Q₄）によつて構
成されているメモリセルアレイ１と、複数のメモリセル（MC）及び複数の冗長ワー
ド線WL（Ｒ）＋、WL（Ｒ）−を有し、該メモリセ
ルの各個がECL型フリツプフロツプによつて構
成されている冗長メモリセルアレイ７と、アドレス信号（Ｗ−ADD）に応答し、第１の
ECLゲート回路群を有する第１の手段１２であ
つて、各ECLゲート回路が、前記アドレス信号の１ビツトを受信するための
ベースとエミツタとを有する第１のトランジスタ
Q₉と、該第１のトランジスタのエミツタに結合された
エミツタを有する第２のトランジスタQ₁₀と、前記第１のECLゲート回路群からの出力信号
を受信し増幅するための第１の増幅用トランジス
タ回路群Q₁₁と、を備えている第１の手段１２と、該第１の手段の動作可能に接続され、第２の
ECLゲート回路群を有する第２の手段１１であ
つて、各ECLゲート回路が、前記第１の増幅用トランジスタ回路群からの出
力信号を受信するよう接続され且つエミツタを有
する複数の第３のトランジスタQ₅，Q₆と、該第３のトランジスタの各エミツタに結合され
たエミツタを有する第４のトランジスタQ₇と、前記ワード線に接続され、前記第２のECLゲ
ート回路群からの出力信号に応答して該ワード線
を駆動し、前記第１の手段からの前記アドレス信
号に応答して前記メモリセルアレイ内のメモリセ
ルを選択する駆動用トランジスタQ₈と、を備えている第２の手段１１と、前記メモリセルアレイ内の少なくとも１個の不
良メモリセルの少なくとも１個の不良メモリアド
レス信号を格納するための第３の手段９と、該第３の手段に動作可能に接続され、第３の
ECLゲート回路群を有する第４の手段１３であ
つて、各ECLゲート回路が、前記アドレス信号を受信するよう接続されたベ
ースを有する第５のトランジスタQ₁₃と、前記不良メモリアドレス信号を受信し、前記ア
ドレス信号と該不良メモリアドレス信号を比較す
るための第６のトランジスタQ₁₆と、それぞれ前記第５及び第６のトランジスタに接
続され、共通ノードで接続されたエミツタを有し
且つ該第５及び第６のトランジスタからそれぞれ
出力信号を受信するためのベースを有して該出力
信号を増幅する２個の増幅用トランジスタQ₁₇，
Q₁₈を有する第２の増幅用トランジスタ回路群で
あつて、前記第１の手段とは独立に前記アドレス
信号を受信し、前記第３の手段から少なくとも１
個の不良メモリアドレス信号を受信し、前記アド
レス信号と該不良メモリアドレス信号を比較する
ものと、を備えている第４の手段１３と、該第４の手段に動作可能に接続され、第４の
ECLゲート回路群を有する第５の手段１６であ
つて、各ECLゲート回路が、前記第２の増幅用トランジスタ回路群における
前記２個の増幅用トランジスタの前記ノードに接
続されて該ノードからの信号を受信するためのベ
ースとエミツタとを有する第７のトランジスタ
Q₁₉と、該第７のトランジスタのエミツタに結合された
エミツタを有する第８のトランジスタQ₂₀と、前記冗長ワード線に接続され、前記第４の
ECLゲート回路群からの出力信号に応答してそ
れぞれの冗長ワード線を駆動し、前記メモリセル
アレイにおける前記不良メモリセルの一つに対応
する前記冗長メモリセルアレイ内の前記メモリセ
ルの一つを選択する冗長駆動用トランジスタQ₂₁
と、を備えている第５の手段１６とを具備し、前記第２の手段１１におけるメモリセル選択手
段は、前記２個の増幅用トランジスタQ₁₇，Q₁₈
の前記ノードに動作可能に接続され、前記アドレ
ス信号が前記不良メモリアドレス信号と不一致の
時に付勢され、前記第５の手段１６におけるメモ
リセル選択手段は、前記アドレス信号が前記不良
メモリアドレス信号と一致した時に付勢されるこ
とを特徴とする半導体記憶装置。