JPS5853434B2 - 記憶配列 - Google Patents

Description

【発明の詳細な説明】 本発明は改良されたアドレシングを行なう記憶配列に関
する。

特に本発明は、改良されたアドレシング方法で記憶呼出
し時間を相当程度短縮するようにした記憶配列に関し、
とりわけ記憶配列内の複数個の列をアドレスして同時に
情報を読出し、かつ新規のアドレシング方法を使用する
ことにより、呼出し時間を短縮して記憶配列から情報を
読出すようにしたバイポーラ集積回路記憶配列に関する
。

静止バイポーラ集積回路記憶配列は良く知られている。

例えば、アイソプラナ一方法によって製造され、かつカ
リフォルニア州マウンテンビューにあるフェアチャイル
ドカメラ社から市販されている９３４７０型および９３
４７１型の４に×１容量のランダムアクセス記憶装置は
、市場でかなりの成功をおさめて来た。

これらの記憶装置の詳細は、半導体処理に関するフェア
チャイルドジャーナル（１９７７年７，８月号）の第５
巻、／Ｉ６４、第１６乃至１８頁所載の「時間短縮を追
求する静止バイポーラ記憶チップ（Ｓｔａｔｉｃ Ｂｉ
ｐｏｌａｒＭｅｍｏｒｙ Ｃｈｉｐｓ Ｋｅｅｐ Ｓ
ｈｒｉｎｋｉｎｇ）Ｊなる論文にバーントン、ホー、及
びラミレスによって発表されている。

これらの記憶装置は行と列とに配列されており、記憶配
列から情報を読出すため選択した行と列とをほぼ同時に
アドレスする。

上記の方式は１ビツトの情報を１度に読出す４に×１構
成の配列に効果的である。

しかし１列以上の情報を同時に読出すようにこの種の記
憶配列を構成することを欲する場合には、例えば、１Ｋ
又は２に×８の構成にして列と行とを同時にアドレスす
ると、結果的に荷電圧の変化速度がかなり減少し、この
ため行が読出し作用を行なうのに適切なレベルの電圧に
達する時間が延長される。

この様な遅延によって記憶装置から情報を読出すに要す
る時間は２倍になる。

従って記憶装置集積回路の設計者が上記の記憶配列を異
る構成に適応させるためには呼出し時間を短縮するよう
に記憶配列をアドレスする改良された方法が必要とされ
る。

従って、本発明の第１の目的は、語線が読出し作用に適
した電圧レベルに達するまで、ビット線のアドレシング
を遅らせることによって記憶装置を呼出して読出しを行
なう速度を速めることにある。

本発明の第２の目的は、感知される情報を与える電圧間
の関係に明確な交差点を設けることによって読出し作用
中の配列の雑音及び擾乱感度を鈍らせる記憶配列を提供
するにある。

本発明の第３の目的は語線が読出しに適した電圧に近づ
く速度が減少されることによって生じる記憶装置を呼出
して情報を読出す際の遅延を減少させた記憶配列を提供
するにある。

上記及びその他の目的は、以下に説明する新規の順次ア
ドレシング方法によって達成される。

本発明による記憶配列は行と列とに配列された複数個の
記憶回路を有しており、各行と列とにある記憶回路は、
行線と列線とによって相互に接続されている。

記憶配列から情報を読出す感知装置を、各列線に接続す
る。

各行線を選択的にアドレスする第１装置が設けられてお
り、また各列線を選択的にアドレスする前記第１装置と
同様の第２装置が設けられている。

アドレスされた行線が感知装置によって感知するのに適
した電圧レベルに達するまで列線のアドレシングを遅延
する装置が設けられている。

行線の電圧を迅速に感知するに適した電圧にするように
時間に対する行線の電圧変化速度は高速に保たれている
ため、この様に列アドレシングを遅延すれば、結果的に
記憶配列から情報を読出すに要する時間が短縮される。

この時間の短縮は数多くの列を同時に読出すように配列
された例えばＩＫ又は２に×８記臆配列の様な記憶装置
では特に重要である。

本発明の上記及びその他の目的、利点並びに特徴は添付
図面と共に以下の詳細な説明から明らかとなる。

添付図面、特に第１図を参照して本発明による記憶配列
を説明する。

該配列は複数個の記憶セル１０を有している。

上記のバーントン等の刊行物と同様に、各記憶セル１０
は該刊行物に示す様なバイポーラトランジスタによって
構成されるフリップフロップである。

実際の記憶配列は、例えば１個の集積回路中に４，０９
６個の記憶セルを有しティるが、判り易くするために第
１図には４個のこの種の回路を示すにとどめる。

各記憶セルは図示の様に第１語線１２ｘと第２語線１４
ｘとに接続されている。

ここではＸは正の整数１又は２である。

この様に語線１２ｘと１４ｘとは記憶セル１０から成る
行を構成し、１行中の記憶セルは全て第１語線１２ｘと
第２語線１４ｘとに共通接続されている。

同様に、第１ビツト感知線１６ｙは図示の様に記憶セル
１０に接続されている。

また第２ビツト感知線１８ｙは図示の様に記憶セル１０
に接続されている≦ここにｙは正の整数１又は２である
。

従来技術と同様に、情報は切換信号を同時に語線１２ｘ
と第１及び第２ビツト線１６Ｖと１８ｙとに送ることに
よって記憶セル１０に書込まれ、該切換え信号は”０”
又は”１”を特定の記憶セル１０に書込むかによって決
定される。

記憶セル１０から情報を読出すには、読出されるべき記
憶セル１０に接続されている語線１２Ｘに読出し信号を
送る。

そして読出されるべき記憶セル１０と接続されたビット
線１６ｙと１８ｙとに接続された読出し増幅器２０によ
って記憶セル１０の状態を感知する。

この時ビット線１６ｙと１８ｙとの内の１本は記憶セル
１０に′Ｏ”又は′１”が記憶されていることを示す高
電圧レベルにある。

語線駆動装置Ｑ１とＱ２とは語線１２ｘに、一方ピット
デコード兼呼出し回路４５は１対又はそれ以上のビット
線対１６ｙと１８ｙとに特定の記憶セル１０を選択する
アドレス信号を送る。

ビット駆動トランジスタＱ２４．Ｑ２５．Ｑｌ６及びＱ
ｌ７は、記憶セル１０に書込まれる情報に応じてビット
線書込み信号を形成する。

語線１２Ｘに読出し信号が送られると、語線１２Ｘは語
線容量が原因で即座に読出しレベル電圧に達せず、比較
的高度の変化速度Ｄｖ／ＤＴで読出しレベル電圧に近づ
いていく点に留意されたい。

また１組又はそれ以上のビット線１６ｙと１８ｙとをア
ドレスして読出し線１２Ｘとして同時に読出す場合、以
下に詳細を説明する様に、読出し電圧レベルに近づく語
線１２ｘの変化速度Ｄ′ｖ／ＤＴは減少される。

１組のみのビット線１６ｙと１Ｂｙとをアドレスして語
線１２ｘと同時に読出す時は、これは重大な問題ではな
いが、語線１２ｘに接続された１個以上の記憶セル１０
を同時に読出す必要がある時は、語線が読出しレベル電
圧に近づくに従って語線１２ｘの電圧変化速度ＤＶ／Ｄ
Ｔが減少し、その結果情報を読出す呼出し時間が相当増
加する。

場合によっては、この遅延によって情報を読出す呼出し
時間が２倍に増加する。

本発明では、点線２２で囲んだ回路部品を第１図の記憶
配列に追加して、選択された語線１２が読出し電圧レベ
ルに達した時を検出してアドレスされる１対又はそれ以
上のビット線対１６ｙ又は１８ｙのアドレシングを遅ら
せる。

語線１２１と１２２とは夫々トランジスタＱ３又はＱ４
のベースに接続されている。

トランジスタＱ３とＱ４とのコレクタは電圧源Ｖｃｃに
接続されている。

トランジスタＱ３とＱ４とは記憶配列の語線１２□と１
２２との電圧が高くなる時を決定する検出器２３を構成
する。

トランジスタＱ３とＱ４とのエミッタ電極は夫々トラン
ジスタＱ１０とＱｌｌとを有するバッファ増幅器２６内
のトランジスタＱ１０のベースに接続されている線２４
に接続されている。

バッファ増幅器２６内体は周知であるため、その詳細に
ついては本発明を理解するに必要とされる場合を除いて
説明しない。

バッファ増幅器２６は、線２８とトランジスタＱ１２と
によってトランジスタＱｌ ３ 、 Ｑｌ ４及びＱｌ
５を有するゲート回路２７に接続されている。

トランジスタＱ１３のエミッタは線３０とトランジスタ
Ｑ２２及びＱｌ９とによってゲートトランジスタＱ２４
．Ｑ２５．Ｑｌ６及びＱｌ７のベースに接続されている
。

トランジスタＱ１４のエミッタは、線３２とトランジス
タＱ２３及びＱ２０とを介してビット感知線１８ｙに接
続されている。

ゲートトランジスタＱ１５のエミッタは線３４とトラン
ジスタＱ２１及びＱｌ８とによってビット感知線１６ｙ
に接続されている。

トランジスタＱｌｌ 、Ｑｌ２．Ｑｌ４．Ｑｌ６．Ｑ’
１７゜Ｑ２４及びＱ２５のコレクタは全て電圧源Ｖｃｃ
に接続されている。

トランジスタＱ１６ 、 Ｑｌ ？及びＱｌ９と抵抗器
Ｒ４とは、右側のビット線対１６２と１８２とに対し以
下の様に作動するビット線クランプ回路３１を形成する
。

即ち、トランジスタＱ１９が導通すると、電流■、が抵
抗器Ｒ４を流れ、クランプトランジスタＱ１６とＱｌ７
とのベースの電圧を下げる。

このため、読出し又は書込み操作によって左側のビット
線対１６２と１８２との電圧を決定することができる。

この状態はビット線クランプ回路３１の非クランプモー
ドを表わす。

クランプ回路はゲート回路２１によって以下の様に作動
される。

線２８上の論理″１”はトランジスタＱ１９とＱ２２と
から電流■、を取り去るトランジスタＱ１３を作動させ
る。

これによって抵抗器Ｒ４はトランジスタＱ１６とＱｌ７
とのベース電圧を上げて、線１６□と１８□との電圧レ
ベルを上げる。

また線２８上の論理”１”は、ゲートトランジスタＱ１
４とＱｌ５とを作動させて電流■２と■３とをトランジ
スタＱ１４とＱｌ５とに供給することによってビット線
１６と１８とから電流を取り去る。

この状態はビット線クランプ回路３１のクランプモード
を表わす。

トランジスタＱ２４゜Ｑ２５及びＱ２２と抵抗器Ｒ３と
を有するクランプ回路も同様に作動する。

１本又はそれ以上のビット線対１６と１８とは、線４９
と５１とに適宜の信号を加えてトランジスタＱ２１およ
び／又はＱ２３およびトランジスタＱ１８とＱ２０との
ベース電圧を高めることによってデコード兼ビット線呼
出し回路４５から入力端４６に送られるＹアドレス信号
に応答して選択される。

このためトランジスタＱ２０及び／又はトランジスタＱ
２３に電流■２が、またトランジスタＱ１８及び／又は
トランジスタＱ２１に電流■３が流れて、適宜の１本又
はそれ以上のビット線対１６ｙと１Ｂｙとを選択する。

トランジスタＱ５．Ｑ６及びＱ９は、選択されない語線
から電荷を取りさり、該語線の電圧レベルを下げる語線
放電回路を形成する。

該放電回路は、上記に参照したバーントン等の論文に記
載されている市販の９３４７０型及び９３４７１型記憶
配列内の回路と同様に作動する。

トランジスタＱ１とＱ８とはアドレスされない記憶セル
に小量の電流を供給して該セルに記憶させる。

この電流は記憶セル待機又はキープアライブ電流と呼ば
れる。

以下に概説する様に、回路２２を作動させると、語線１
２ｘへの行アドレス信号送りに対するビット線対１６ｙ
と１８ｙとへの列アドレス信号送りを有利に遅延させる
ことができる。

次に第２図のパルスプログラム波形を参照して第１図の
記憶配列の動作を説明する。

Ｘアドレス入力信号３５をトランジスタＱ１のベース３
６に送って、該ベースを波形３５で示すように高電圧状
態にすることにより記憶セル１０（本説明では第１図の
左手上方部に位置する記憶セル１０と仮定する）の呼出
しを開始する。

ベース３６の最初の低電圧状態は語線１２が記憶セルの
先の呼出しで選択されなかったことを示す。

同時に波形３８で示す様に、実際の記憶配列内のトラン
ジスタＱ２のベース３１と他の選択されない語線駆動ト
ランジスタのベースとの電圧が下がる。

ベース３７の最初の高電圧状態は、語線１２２が記憶セ
ルの先の呼出しで選択されたことを示す。

第２図に示す様に、波形３５と３８との交差点を時間ｔ
。

とする。

トランジスタＱ１のベース３６の電圧が高まるに従って
、該トランジスタのエミッタ３９の電圧も高くなり、第
２図の第２波形組の波形４０で示す様に語線１２の電圧
が上がる。

同様にトランジスタＱ２のベース３７の電圧が下がるに
従って、該トランジスタのエミッタ４１の電圧も下がり
、波形４２で示す様に選択されない語線１２２の電圧が
下がる。

実際の記憶配列内で選択されなかった各語線の電圧は語
線１２２と同様に下がることに留意されたい。

図示したＸアドレス入力信号３５と３８との発生と同時
に、Ｙアドレス入力信号４３と４４とは線４６に送られ
たＹアドレス信号に応答してブロック回路４５内に発生
する。

しかしこれらの入力信号を使用して線１６と１８とに列
選択波形４７と４８とを形成することは、上記の様に、
語線１２が時間ｔ。

後約１５ナノ秒で発生する点線５３で示したそのしきい
値レベルに達するまで回路２２によって遅延される。

波形５５と５７とは第１図の左手上方部の記憶セル１０
内の情報状態を示す。

これから判る様に、感知増幅器２０内に存在する波形は
高電圧状態にある。

感知増幅器２０はこれらの波形を増幅してデータ出力波
形５９と６１とを形成する。

時間ｔ。から波形５９と６１との交差点に至るまでの全
経過時間は約２５ナノ秒である。

第１図のビット／感知列線１６ｙと１８ｙとのアドレシ
ングを、語線１２ｘとが読出しレベル電圧に達するまで
遅延させることにより、記憶配列から情報を読出す呼出
し時間をかなり短縮できる理由を第３Ａ図乃至第３Ｂ図
と第４Ａ図乃至第４Ｂ図とに示す。

先ず第３Ａ図では、語線１２の電圧は水平軸線上の時間
に対して垂直に画かれている。

語線駆動トランジスタＱ１又はＱ２が語線１２上に読出
し信号を送るに従って、鉄線の電圧は５０で示す様に比
較的速い第１速度ＤＶ／ＤＴで増加する。

第３Ａ図は、ビット感知線１６と１８とが、図中の折れ
点５２でアドレスされる過程にあることを想定している
。

ビット／感知線１６に接続された結果として電流とキャ
パシタンスとが増加すると語線１２ｘの電圧変化速度Ｄ
Ｖ７ＤＴが減少し、このため５４に示す様に語線の勾配
がさらにゆるくなる。

この結果、語線１２Ｘの電圧は点５６に達するまでその
読出しレベルに到達しない。

語線電圧曲線を第３Ａ図に示す様にした結果を第３Ｂ図
の感知増幅器データ出力線電圧波形に示す。

図示の様に、データ出力線の最初の電圧レベル６０と６
２とは、語線１２とビット感知線１６ｙ及び１８ｙとが
アドレスされるに従って変化していく。

しかし、語線１２ｘの変化速度ＤＶ／／ＤＴが点５２で
減少する時ビット線１８ｙに電荷を与える電流が増加す
るため、データ出力線中の１本の電圧レベルの変化を示
す線６４は６６で示す様に逆になる。

この電圧は、２波形間に感知するに充分な電圧差が生じ
るまで６８に示す様に変化し続ける。

波形が第３Ｂ図に示す様に変化する結果、感知増幅器の
電圧状態がかなりの時間不確定であるために、記憶配列
から情報を読出す呼出し時間が相当長くなる。

これと対照的に、第４Ａ図と第４Ｂ図とは、ビット線ア
ドレス遅延回路２２を追加したために得られる効果を示
すものである。

この場合、語線１２ｘの波形の高速度変化ＤＶ／ＤＴ（
７０で示す）は１１語線１２ｘが７２に示す読出しレベ
ルに達するまで保たれる。

折れ点７４は、回路２２がビット線１６ｙと１８ｙとを
アドレスする結果として、遅延されたビット線アドレス
が行なわれて１６で示す様に語線１２の電圧の変化速度
ＤＶ／ＤＴをさらに減少する時刻に相当する。

読出しレベルが７２に達するまで語線電圧波形の折れ点
１４を遅延させることにより、第４Ｂ図に示す様に感知
増幅器データ送り電圧波形を明確に遷移することができ
る。

これらの波形は１８で交差するため、感知増幅器データ
送り線に送られる信号が不明確になる時間が短縮される
。

ビット／感知線１８ｙに電荷を与えることによって生じ
る７８に示したわずかな摂動は、先行例の６６で観察さ
れる電圧レベルの反転の名残りである。

アイソプラナ一方法で製造された通常のＩＫは２に×８
静止バイポーラ半導体記憶配列に、本発明による遅延さ
れた列アドレス信号を使用すると、記憶呼出し時間は約
９０ナノ秒から約４５ナノ秒迄短縮される。

上記の説明から、本発明の目的を達成し得る記憶配列が
得られたことが判る。

語線が読出しに適切な電圧に達する速度の減少によって
生じる情報読出し記憶装置の呼出し時間の遅延は、適切
な読出し電圧が得られるまで電圧変化の減少を引き延ば
すことによって解消される。

このため感知されるべき情報を与える読出し電圧関係間
に明確な交差点を作ることによって配列の雑音と擾乱と
に対する感度が減少される。

第１図に示した遅延回路２２の替りに、トランジスタＱ
３とＱ４とから線２４によってセットされるようにＲ−
Ｓフリップフロップを接続することができる。

またワンショット回路を使用してフリップフロップをリ
セットするか、又は次のアドレス遷移によってフリップ
フロップをリセットすることができる。

図示の回路は通常ＮＰＮ型バイポーラトランジスタを使
用している。

ＮＰＮ型トランジスタの使用は一例にすぎず、いくつか
又は全てのＮＰＮ型トランジスタの替りにＰＮＰ型バイ
ポーラトランジスタを使用できる。

本発明の種々の部品の製造方法については半導体技術分
野で周知である。

本発明は集積回路又は別々の部品、もしくはこれら両者
で構成することができる。

好ましい実施例では、本発明は、本発明の譲受人に譲渡
された「酸化隔離による集積回路の製造方法及び得られ
た構成体」と称するディー・エル・ペルツアー名義の米
国特許３６４８１２５号に開示されている方法に従って
製造される。

全図面を通じて示されているバイポーラトランジスタの
替りに電界効果トランジスタを使用できる。

電界効果トランジスタを使用する場合、本明細書中の「
エミッタ」、「ベース」及び「コレクタ」なる語の替り
に夫々「ソース」、「ゲート」及び「ドレイン」なる語
を使用する。

電界効果トランジスタのソースは電流を供給し、従って
電流−ソース導通領域とみなしうる。

この場合該トランジスタのドレインは、電流−シンク導
通領域である。

上記の通り、特定の実施例に関して本発明を説明したが
、この説明は単に例証のためにすぎず、本発明の特許請
求の範囲を限定するものとして解釈してはならない。

例えば、本文中に示した単一ポートを有するラントムア
クセス記憶装置の替りに、多数のポートを有する記憶装
置、連想記憶装置、又は他の型の情報記憶装置を使用し
うる。

従って特許請求の範囲によって規定されている本発明の
主旨から逸脱しない限り種々の変形、変更及び応用を成
しうろこと勿論である。

【図面の簡単な説明】

第１図は本発明による記憶配列の概略結線図、第２図は
第１図の記憶装置の動作を示す１群の波形図、第３Ａ図
と第３Ｂ図とは代表的な公知の記憶配列の波形図、及び
第４Ａ図と第４Ｂ図とは本発明による記憶配列の第３Ａ
及び３Ｂ図に相当する波形図である。 １０・・・・・・記憶セル、２０・・・・・・感知増幅
器、２２・・・・・・ビット線アドレス遅延回路、２３
・・・・・・検出器、２６・・・・・・バッファ増幅器
、２７・・・・・・ゲート回路、３１・・・・・・ビッ
ト線クランプ回路、４５・・・・・・ビット線デコード
兼呼出し回路。

Claims (1)

1. 【特許請求の範囲】 １（ａ）”行と列とに配置さ札かつ各行及び列内におい
   て共通の接続を有する複数個の記憶回路、（ｂ） 前
   記各行を選択的にアドレスする装置、（ｃ）各列に接続
   された感知装置、（ｄ） 前記各列を選択的にアドレ
   スする装置、及び（ｅ） アドレスされた行が前記感
   知装置によって感知されるに適した電圧レベルに達する
   まで列のアドレシングを遅延する装置から成ることを特
   徴とする記憶配列。 ２ 前記記憶回路の前記各行は、前記各記憶回路への第
   １共通接続を有する第１語線と、前記各記憶回路への第
   ２共通接続を有する第２語線とを有することを特徴とす
   る特許請求の範囲第１項記載の記憶配列。 ３ 前記各記憶回路は双安定フリップフロップ回路であ
   ることを特徴とする特許請求の範囲第２項記載の記憶配
   列。 ４ 前記配列はバイポーラ集積回路であることを特徴と
   する特許請求の範囲第３項記載の記憶配列。 ５ 前記列アドレシング遅延装置は、行アドレスの完了
   を検出する装置と、行アドレスの完了検出時に前記列ア
   ドレシング装置を作動させる装置とを有することを特徴
   とする特許請求の範囲第１項記載の記憶配列。 ６ 前記行アドレスの完了を検出する装置は、前記行ア
   ドレシング装置の反対側の各行の端部に接続されたベー
   スと、電位源に接続されたコレクタと、前記列アドレシ
   ングを可能にする装置に接続されたエミッタとを有する
   トランジスタを有することを特徴とする特許請求の範囲
   第５項記載の記憶配列。 Ｉ 前記配列中の複数個の列は同時にアドレスされるこ
   とを特徴とする特許請求の範囲第１項記載の記憶配列。