JPH04196580A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04196580A JPH04196580A JP2335317A JP33531790A JPH04196580A JP H04196580 A JPH04196580 A JP H04196580A JP 2335317 A JP2335317 A JP 2335317A JP 33531790 A JP33531790 A JP 33531790A JP H04196580 A JPH04196580 A JP H04196580A
- Authority
- JP
- Japan
- Prior art keywords
- main case
- case
- leads
- substrate
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置に係り、特に電力用モジュール
の外装に関するものである。
の外装に関するものである。
第６図（ａ）〜（ｅ）は従来の電力用モジュールの組立
図を示すものである。第６図（ａｌにおいて、１は底板
として使用される金属性の放熱板であり、この放熱板１
上には絶縁基板（もしくは絶縁膜）２が装着され、さら
にその上に導体配線３がなされている。第６図（ｂ）に
おいて、前記絶縁基板２上の導体配ｓ３のバラ１：上に
クリーム半田４を塗布後、半導体素子５が搭載される。
図を示すものである。第６図（ａｌにおいて、１は底板
として使用される金属性の放熱板であり、この放熱板１
上には絶縁基板（もしくは絶縁膜）２が装着され、さら
にその上に導体配線３がなされている。第６図（ｂ）に
おいて、前記絶縁基板２上の導体配ｓ３のバラ１：上に
クリーム半田４を塗布後、半導体素子５が搭載される。
また、導体配！３と半導体素子５もしくは導体配線３同
士での電気的接続を必要とするものはワイヤ６等で接続
がなされる。第６図（ｃ）において、外部との電気的接
続を行うためのリード７は各リードことに半田付けを行
い搭載される。第６図（ｄ）において、半導体素子５お
よびリード６の搭載の完了した絶縁基板２に対し無底の
箱体状のケース８を接着させる。第６図（ｅ）において
、半導体素子５の保護のためのゲル状充填物９が注入さ
れ、さらに、その上に樹脂１０が注入されて密封される
（例えば、実開昭６３−１８７３５４号公報参照）。
士での電気的接続を必要とするものはワイヤ６等で接続
がなされる。第６図（ｃ）において、外部との電気的接
続を行うためのリード７は各リードことに半田付けを行
い搭載される。第６図（ｄ）において、半導体素子５お
よびリード６の搭載の完了した絶縁基板２に対し無底の
箱体状のケース８を接着させる。第６図（ｅ）において
、半導体素子５の保護のためのゲル状充填物９が注入さ
れ、さらに、その上に樹脂１０が注入されて密封される
（例えば、実開昭６３−１８７３５４号公報参照）。
ところで、上記のような製造フローにおいて、リード７
と導体配線３との半田の接続を半導体部品搭載時に同時
に行うには、リード７の不安定性および治工具の使用等
から組立上複雑、かつ困難であり、また、端子の寸法精
度が得られず、り一ド７の出力方向を変更する場合には
、ケースの変更等を必要とするという問題が生じていた
。
と導体配線３との半田の接続を半導体部品搭載時に同時
に行うには、リード７の不安定性および治工具の使用等
から組立上複雑、かつ困難であり、また、端子の寸法精
度が得られず、り一ド７の出力方向を変更する場合には
、ケースの変更等を必要とするという問題が生じていた
。
この発明は、上記のような従来の問題点を解消するため
になされたもので、複数のリードを配設したリードブロ
ックを着脱自在に装着できるとともに、各リードの出力
方向を変更することができる半導体装置を得ることを目
的とするものである。
になされたもので、複数のリードを配設したリードブロ
ックを着脱自在に装着できるとともに、各リードの出力
方向を変更することができる半導体装置を得ることを目
的とするものである。
この発明に係る半導体装置は、無底の箱体状のケースと
、このケースの底板を構成するように前記ケースの下部
に接着された放熱板と、この放熱板上に接着された導体
配線がなされた絶縁基板と、この絶縁基板上に搭載され
た半導体素子およびリードとを有する半導体装置におい
て、ケースを半導体素子を囲む主ケースと、この主ケー
ス内に装着可能としたフレーム構成の複数のリードを配
設したリードプロ・ツクとに分割して構成したものであ
る。
、このケースの底板を構成するように前記ケースの下部
に接着された放熱板と、この放熱板上に接着された導体
配線がなされた絶縁基板と、この絶縁基板上に搭載され
た半導体素子およびリードとを有する半導体装置におい
て、ケースを半導体素子を囲む主ケースと、この主ケー
ス内に装着可能としたフレーム構成の複数のリードを配
設したリードプロ・ツクとに分割して構成したものであ
る。
この発明においては、半導体素子を取り囲む主ケースと
、この主ケースに接続される複数のリードが配置された
フレーム構成のリードブロックとに分割して構成したこ
とから、リードの出力方向を変更する場合でも、主ケー
スを変更することなく、容易に実現できる。
、この主ケースに接続される複数のリードが配置された
フレーム構成のリードブロックとに分割して構成したこ
とから、リードの出力方向を変更する場合でも、主ケー
スを変更することなく、容易に実現できる。
以下、この発明の一実施例を図面について説明する。
第１図（ａｔ〜（ｆ）ζよこの発明の一実施例を示す半
導体装置の組立工程を示す図である。
導体装置の組立工程を示す図である。
まず、第１図（ａ）に示すように、第２図（ａ）と同様
に放熱板１上に絶縁基板（もしくは絶縁膜）２が接着さ
れ、その上に導体配線３がなされろ。
に放熱板１上に絶縁基板（もしくは絶縁膜）２が接着さ
れ、その上に導体配線３がなされろ。
次に、第１図（ｂ）に示すように、絶縁基板２上の導体
配線３のパッド上にクリーム半田４を塗布後、半導体素
子５が搭載される０、また、導体配線３と半導体素子５
もしくは導体配線３同士での電気的接続を必要とするも
のは、ワイヤ６等で接続がなされる。次に、第１図（Ｃ
）に示すように、リードと導体配ｓ３との接続のため、
クリーム半田（前記クリーム半田４て使用する使用半田
温度以下の半田）１１を塗布し、絶縁基板２と、主ケー
スとを接続する接着剤１２を塗布する。次いて、第１図
（ｄ）に示すように、主ケース１３とこの主ケース７３
内に装着可能とした７レーム構成のリードブロック１４
をあらかじめ接続した上で絶縁基板２と主ケース１３と
の接着を行う（なお、主ケース１３とリードブロック１
４の取付法は主ケース１３に対しリードブロック１４は
上からでも下からのどちらでもかまわない）。また、半
導体素子５搭載のクリーム半田４の塗布を高温半田にて
実施した場合、す〜ド搭載のクリーム半田１１の塗布は
低温半田もしくは中温半田にて実施することになる。半
導体素子搭載のクリーム半田が中温半田の場合、リード
搭載のクリーム半田は低温半田にて実施することになる
、。
配線３のパッド上にクリーム半田４を塗布後、半導体素
子５が搭載される０、また、導体配線３と半導体素子５
もしくは導体配線３同士での電気的接続を必要とするも
のは、ワイヤ６等で接続がなされる。次に、第１図（Ｃ
）に示すように、リードと導体配ｓ３との接続のため、
クリーム半田（前記クリーム半田４て使用する使用半田
温度以下の半田）１１を塗布し、絶縁基板２と、主ケー
スとを接続する接着剤１２を塗布する。次いて、第１図
（ｄ）に示すように、主ケース１３とこの主ケース７３
内に装着可能とした７レーム構成のリードブロック１４
をあらかじめ接続した上で絶縁基板２と主ケース１３と
の接着を行う（なお、主ケース１３とリードブロック１
４の取付法は主ケース１３に対しリードブロック１４は
上からでも下からのどちらでもかまわない）。また、半
導体素子５搭載のクリーム半田４の塗布を高温半田にて
実施した場合、す〜ド搭載のクリーム半田１１の塗布は
低温半田もしくは中温半田にて実施することになる。半
導体素子搭載のクリーム半田が中温半田の場合、リード
搭載のクリーム半田は低温半田にて実施することになる
、。
さらに、第１ｅ ｆｅ）に示すように、リードと絶縁基
板２の導体配線３との接続を行い、最後に第１図（［）
に示すように、第６図（６）と同様にゲル状充填物１５
を充填し、その上に樹脂１６が注入さねて密封されろ。
板２の導体配線３との接続を行い、最後に第１図（［）
に示すように、第６図（６）と同様にゲル状充填物１５
を充填し、その上に樹脂１６が注入さねて密封されろ。
上記主フレーム１３とリードブロック１４の詳細を第２
図〜第５図について説明するつ第２図（ａ）、（ｂ）は
主ケース１３とリードブロック１４の斜視図をそれぞれ
示し、主ケース１３は、リード７が複数配設されたリー
ドブロック１４を着脱自在に装着できるようになってお
り、その装着法は、例えば接続部１７において、第３図
（ａ）〜（ｄｉに示すようにビス止め、凹凸の嵌合、あ
るいは舌片による係合等により装着できるようになって
いる。
図〜第５図について説明するつ第２図（ａ）、（ｂ）は
主ケース１３とリードブロック１４の斜視図をそれぞれ
示し、主ケース１３は、リード７が複数配設されたリー
ドブロック１４を着脱自在に装着できるようになってお
り、その装着法は、例えば接続部１７において、第３図
（ａ）〜（ｄｉに示すようにビス止め、凹凸の嵌合、あ
るいは舌片による係合等により装着できるようになって
いる。
また、第４図（ａ）、（ｂ）はリードブロック１４の各
リード７の出力方向を変更した例を示すもので、その装
着法は、第３図と同様に行われている。
リード７の出力方向を変更した例を示すもので、その装
着法は、第３図と同様に行われている。
第５図に装着法の一例を示す。１例えば主ケース１３便
の装着部に凸部１３ａを形成し、リードブロック１４側
に凹部１４ａを形成しておき、り一ドブロ・ツク１４を
主ケース１３に装着したとき、凹部１４ａに凸部１３ａ
が係合し、主ケース１３にリードブロック１４が着脱自
在に装着される。
の装着部に凸部１３ａを形成し、リードブロック１４側
に凹部１４ａを形成しておき、り一ドブロ・ツク１４を
主ケース１３に装着したとき、凹部１４ａに凸部１３ａ
が係合し、主ケース１３にリードブロック１４が着脱自
在に装着される。
し発明の効果〕
以上説明したように、この発明は、ケースを半導体素子
を囲む主ケースと、この主ケース内に装着可能としたフ
し−ム構成の複数のリードを配設したリードブロックと
に分割して構成し、リードブロックを主ケースに装着し
たので、半導体素子を囲む主ケースと接続されるフレー
ム構成のリードブロックを変更するだけで組立てを変更
できるので、工程が簡単になり、リードの寸法精度が向
上する。また、主ケースを変更することなく、リードの
出力方向を変更できる等の効果が得られる。
を囲む主ケースと、この主ケース内に装着可能としたフ
し−ム構成の複数のリードを配設したリードブロックと
に分割して構成し、リードブロックを主ケースに装着し
たので、半導体素子を囲む主ケースと接続されるフレー
ム構成のリードブロックを変更するだけで組立てを変更
できるので、工程が簡単になり、リードの寸法精度が向
上する。また、主ケースを変更することなく、リードの
出力方向を変更できる等の効果が得られる。
第１図はこの発明の一実施例を説明する半導体装置の組
立て工程の概要構成を模式的に示した図、第２図１８）
、（ｂ）はこの発明の主フし−ムとリードゴロ・ツクを
示す斜視図、第３図（ａ）〜（ｄ）はこの発明の主ケー
スとリードゴロνりとの装着法を示す概略図、第４図（
ａ）、（ｂ）はリードの出力方向を変えた装着法を示す
斜視図、第５図は装着法の具体例を示す概略図、第６図
１よ従来の半導体装置の組立工程を説明する図である。 図において、１は放熱板、２は絶縁基板、３は導体配線
、４はクリーム半田、５は半導体素子、６はワイヤ、７
はリード、１３は主ケース、１４はリードブロック、１
５はゲル状充填物、１６は樹脂、１７は接続部である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 １７て廃那 第３図 （ａ） １°′１７ 第４図 第５図 ］３ 第６図
立て工程の概要構成を模式的に示した図、第２図１８）
、（ｂ）はこの発明の主フし−ムとリードゴロ・ツクを
示す斜視図、第３図（ａ）〜（ｄ）はこの発明の主ケー
スとリードゴロνりとの装着法を示す概略図、第４図（
ａ）、（ｂ）はリードの出力方向を変えた装着法を示す
斜視図、第５図は装着法の具体例を示す概略図、第６図
１よ従来の半導体装置の組立工程を説明する図である。 図において、１は放熱板、２は絶縁基板、３は導体配線
、４はクリーム半田、５は半導体素子、６はワイヤ、７
はリード、１３は主ケース、１４はリードブロック、１
５はゲル状充填物、１６は樹脂、１７は接続部である。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第１図 第２図 １７て廃那 第３図 （ａ） １°′１７ 第４図 第５図 ］３ 第６図
Claims (1)
- 無底の箱体状のケースと、このケースの底板を構成する
ように前記ケースの下部に接着された放熱板と、この放
熱板上に接着された導体配線がなされた絶縁基板と、こ
の絶縁基板上に搭載された半導体素子およびリードとを
有する半導体装置において、前記ケースを前記半導体素
子を囲む主ケースと、この主ケース内に装着可能とした
フレーム構成の複数のリードを配設したリードブロック
とに分割して構成し、前記リードブロックを前記主ケー
スに装着したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335317A JPH04196580A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2335317A JPH04196580A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196580A true JPH04196580A (ja) | 1992-07-16 |
Family
ID=18287171
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2335317A Pending JPH04196580A (ja) | 1990-11-28 | 1990-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196580A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010287726A (ja) * | 2009-06-11 | 2010-12-24 | Fuji Electric Systems Co Ltd | 半導体装置 |
| CN105765716A (zh) * | 2014-05-15 | 2016-07-13 | 富士电机株式会社 | 功率半导体模块和复合模块 |
| JP2023135187A (ja) * | 2022-03-15 | 2023-09-28 | 株式会社東芝 | 半導体装置 |
-
1990
- 1990-11-28 JP JP2335317A patent/JPH04196580A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010287726A (ja) * | 2009-06-11 | 2010-12-24 | Fuji Electric Systems Co Ltd | 半導体装置 |
| CN105765716A (zh) * | 2014-05-15 | 2016-07-13 | 富士电机株式会社 | 功率半导体模块和复合模块 |
| JP2023135187A (ja) * | 2022-03-15 | 2023-09-28 | 株式会社東芝 | 半導体装置 |
| US12354993B2 (en) | 2022-03-15 | 2025-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device with having a spring portion |
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