JPH04196645A - 超高速ディジタル変調器 - Google Patents
超高速ディジタル変調器Info
- Publication number
- JPH04196645A JPH04196645A JP2321807A JP32180790A JPH04196645A JP H04196645 A JPH04196645 A JP H04196645A JP 2321807 A JP2321807 A JP 2321807A JP 32180790 A JP32180790 A JP 32180790A JP H04196645 A JPH04196645 A JP H04196645A
- Authority
- JP
- Japan
- Prior art keywords
- digital
- signal
- modulator
- individual
- speed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、振幅位相変調（ＱＡＭ）方式および位相変ｔ
）１（ＰＳＫ）方式に対応するディジタル変調器におい
て、超高速ディジタル信号の変調処理に適する超高速デ
ィジタル変調器に関する。
）１（ＰＳＫ）方式に対応するディジタル変調器におい
て、超高速ディジタル信号の変調処理に適する超高速デ
ィジタル変調器に関する。
ディジタル信号処理技術を適用し、変調処理のすべてを
ディジタル回路で行うことにより、変調器の無調整化を
実現したディジタル変調器が実用化されている。
ディジタル回路で行うことにより、変調器の無調整化を
実現したディジタル変調器が実用化されている。
第５図は、多値振幅位相変調に用いられる従来のディジ
タル変調器の構成を示すブロック図である。
タル変調器の構成を示すブロック図である。
図において、■チャネルおよびＱチャネルにそれぞれ対
応して設けられる波形ＲＯＭ５１．．５１□には、それ
ぞれ対応するキャリア信号の振幅値がデータとして記憶
される。各チャネル対応のキャリア信号の振幅値は、キ
ャリア信号発生用りロックで動作す′るカウンタ５２を
用いて、各波形ＲＯＭ５１１．５１□から順次読み出さ
れ、各チャネル対応のディジタル乗算器５３．．５３□
に送出される。ディジタル乗算器５３１．５３□では、
各チャネルのベースバンド信号とキャリア信号の各振幅
値とを順次乗算し、ディジタル加算器５４で各チャネル
対応の乗算結果が加算される。
応して設けられる波形ＲＯＭ５１．．５１□には、それ
ぞれ対応するキャリア信号の振幅値がデータとして記憶
される。各チャネル対応のキャリア信号の振幅値は、キ
ャリア信号発生用りロックで動作す′るカウンタ５２を
用いて、各波形ＲＯＭ５１１．５１□から順次読み出さ
れ、各チャネル対応のディジタル乗算器５３．．５３□
に送出される。ディジタル乗算器５３１．５３□では、
各チャネルのベースバンド信号とキャリア信号の各振幅
値とを順次乗算し、ディジタル加算器５４で各チャネル
対応の乗算結果が加算される。
ディジタル加算器５４の出力は、ディジタル・アナログ
変換器（Ｄ／Ａ）５５および帯域通過フィルタ（ＢＰＦ
）５６を介して変調信号として取り出される。
変換器（Ｄ／Ａ）５５および帯域通過フィルタ（ＢＰＦ
）５６を介して変調信号として取り出される。
このような従来のディジタル変調器の構成では、キャリ
ア信号をｎ倍すンプリングで再・生じた場合に、ディジ
タル乗算器やＲＯＭその他のディジタル素子はキャリア
信号周波数のｎ倍の速度で動作させなければならない。
ア信号をｎ倍すンプリングで再・生じた場合に、ディジ
タル乗算器やＲＯＭその他のディジタル素子はキャリア
信号周波数のｎ倍の速度で動作させなければならない。
しかし、ディジタル素子の動作速度には限界があるので
、キャリア信号周波数の上限はそれらのディジタル素子
の最高動作速度の１／ｎに制限される。すなわち、ディ
ジタル変調器を構成するディジタル素子の動作限界によ
り、伝送容量（信号速度）が制限されていた。
、キャリア信号周波数の上限はそれらのディジタル素子
の最高動作速度の１／ｎに制限される。すなわち、ディ
ジタル変調器を構成するディジタル素子の動作限界によ
り、伝送容量（信号速度）が制限されていた。
本発明は、キャリア信号周波数をディジタル素子の最高
動作速度と同等まで高め、伝送容量の拡大を図ることが
できる超高速ディジタル変調器を提供することを目的と
する。
動作速度と同等まで高め、伝送容量の拡大を図ることが
できる超高速ディジタル変調器を提供することを目的と
する。
〔課題を解決するための手段］
第１図は、本発明超高速ディジタル変調器の基本構成を
示すブロック図である。
示すブロック図である。
本発明は、ｎ系列のベースバンドディジタル信号を入力
し、キャリア信号の振幅値との演算により変調処理を行
うディジタル変調器において、前記ｎ系列信号をそれぞ
れ取り込み、ｍサンプルされたキャリア信号の所定の位
相に対応する振幅値を用いて変調演算処理を行い、信号
速度ｒの変調演算結果を出力するｍ個の個別変調器と、
前記各個別変調器から出力されるｍ個の変調演算結果を
取り込み、各個別変調器に与えられた振幅値の位相順位
に従ってシリアル信号に変換し、信号速度ｍ−ｒの変調
信号として出力するパラレル／シリアル変換器とを備え
たことを特徴とする。
し、キャリア信号の振幅値との演算により変調処理を行
うディジタル変調器において、前記ｎ系列信号をそれぞ
れ取り込み、ｍサンプルされたキャリア信号の所定の位
相に対応する振幅値を用いて変調演算処理を行い、信号
速度ｒの変調演算結果を出力するｍ個の個別変調器と、
前記各個別変調器から出力されるｍ個の変調演算結果を
取り込み、各個別変調器に与えられた振幅値の位相順位
に従ってシリアル信号に変換し、信号速度ｍ−ｒの変調
信号として出力するパラレル／シリアル変換器とを備え
たことを特徴とする。
［作 用〕
本発明は、複数の個別変調器においてキャリア信号の所
定のサンプリング位相で個々に変調演算処理を行い、個
々に処理した演算結果をパラレル／シリアル変換器を用
いて位相順に合成することにより、変調信号を得ること
ができる。
定のサンプリング位相で個々に変調演算処理を行い、個
々に処理した演算結果をパラレル／シリアル変換器を用
いて位相順に合成することにより、変調信号を得ること
ができる。
したがって、個別変調器の動作速度は低く抑えることが
でき、またパラレル／シリアル変換器は個別変調器のデ
ィジタル乗算器およびＲＯＭに比べて高速動作が可能で
あるので、キャリア信号周波数をディジタル演算器の最
高動作速度と同等にまで高めることが可能になる。
でき、またパラレル／シリアル変換器は個別変調器のデ
ィジタル乗算器およびＲＯＭに比べて高速動作が可能で
あるので、キャリア信号周波数をディジタル演算器の最
高動作速度と同等にまで高めることが可能になる。
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第２図は、本発明の一実施例構成を示すブロック図であ
る。なお、本実施例では、キャリア信号として８サンプ
ル数を用いる場合について示す。
る。なお、本実施例では、キャリア信号として８サンプ
ル数を用いる場合について示す。
図において、ｎビットが並列に入力されるｎ系列入力信
号は２分割され、それぞれ■チャネルベースバンド信号
およびＱチャネルベースバンド信号として、各チャネル
対応のディジタルフィルタ２１、．２１．に入力されて
ロールオフ波形整形が行われる。各チャネル対応のディ
ジタルフィルタ２１．．２１□の出力信号は、それぞれ
個別変調器２２、〜２２．に入力され、キャリア信号の
各位相に対応する振幅値との変調演算処理が行われ、各
位相対応に信号速度ｒ （ｂｐｓ）の演算結果が出力さ
れる。各個別変調器２２．〜２２．の出力信号は、パラ
レル／シリアル変換器（Ｐ／５）２３に入力されてシリ
アル信号に変換され、さらに従来構成と同様にディジタ
ル・アナログ変換器（Ｄ／Ａ）５５および帯域通過フィ
ルタ（ＢＰＦ）５６を介して変調信号として取り出され
る。
号は２分割され、それぞれ■チャネルベースバンド信号
およびＱチャネルベースバンド信号として、各チャネル
対応のディジタルフィルタ２１、．２１．に入力されて
ロールオフ波形整形が行われる。各チャネル対応のディ
ジタルフィルタ２１．．２１□の出力信号は、それぞれ
個別変調器２２、〜２２．に入力され、キャリア信号の
各位相に対応する振幅値との変調演算処理が行われ、各
位相対応に信号速度ｒ （ｂｐｓ）の演算結果が出力さ
れる。各個別変調器２２．〜２２．の出力信号は、パラ
レル／シリアル変換器（Ｐ／５）２３に入力されてシリ
アル信号に変換され、さらに従来構成と同様にディジタ
ル・アナログ変換器（Ｄ／Ａ）５５および帯域通過フィ
ルタ（ＢＰＦ）５６を介して変調信号として取り出され
る。
ここで、個別変調器２２１〜２２８の構成例を第３図に
示し、各個別変調器に与えられるキャリア信号の各位相
に対応する振幅値と、パラレル／シリアル変換器２３に
おける変換動作の位相順位との関係を第４図に示す。
示し、各個別変調器に与えられるキャリア信号の各位相
に対応する振幅値と、パラレル／シリアル変換器２３に
おける変換動作の位相順位との関係を第４図に示す。
各個別変調器２２．〜２２８には、それぞれキャリア信
号の所定の位相に対応する固をの振幅値が１チヤネルお
よびＱチャネル別に与えられ、それぞれのディジタル乗
算器３１１，３Ｌおよびディジタル加算器３２で、同時
に各振幅値との変調演算処理が行われてパラレル／シリ
アル変換器２３に送出される。パラレル／シリアル変換
器２３では、各個別変調器２２１〜２２．に与えられた
振幅値の位相順位に従ってパラレル／シリアル変換処理
を行うことにより、従来のディジタル変調器と同一の変
調演算機能を実現することができる。
号の所定の位相に対応する固をの振幅値が１チヤネルお
よびＱチャネル別に与えられ、それぞれのディジタル乗
算器３１１，３Ｌおよびディジタル加算器３２で、同時
に各振幅値との変調演算処理が行われてパラレル／シリ
アル変換器２３に送出される。パラレル／シリアル変換
器２３では、各個別変調器２２１〜２２．に与えられた
振幅値の位相順位に従ってパラレル／シリアル変換処理
を行うことにより、従来のディジタル変調器と同一の変
調演算機能を実現することができる。
〔発明の効果］
上述したように、本発明は、変調演算を複数の個別変調
器を用いて並列処理することにより、キャリア信号周波
数を各ディジタル素子の最高動作速度まで容易に高める
ことができ、伝送容量の拡大を図ることができる。
器を用いて並列処理することにより、キャリア信号周波
数を各ディジタル素子の最高動作速度まで容易に高める
ことができ、伝送容量の拡大を図ることができる。
第１図は本発明の基本構成を示すブロック図。
第２図は本発明の一実施例構成を示すブロック図。
第３図は個別変調器の構成例を示すブロック図。
第４図は各個別変調器に与えられるキャリア信号の各位
相に対応する振幅値と、パラレル／シリアル変換器にお
ける変換動作の位相順位との関係を説明する図。 第５図は多値振幅位相変調に用いられる従来のディジタ
ル変調器の構成を示すブロック図。 ２１・・・ディジタルフィルタ、２２・・・個別変調器
、２３・・・パラレル／シリアル変換器（Ｐ／Ｓ）、３
１・・・ディジタル乗算器、３２・・・ディジタル加算
器、５１・・・波形ＲＯＭ、５２・・・カウンタ、５３
・・・ディジタル乗算器、５４・・・ディジタル加算器
、５５・・・ディジタル／アナログ変換器（Ａ／Ｄ）
、５６・・・帯域通過フィルタ（ＢＰＦ）。 第１図 第３図
相に対応する振幅値と、パラレル／シリアル変換器にお
ける変換動作の位相順位との関係を説明する図。 第５図は多値振幅位相変調に用いられる従来のディジタ
ル変調器の構成を示すブロック図。 ２１・・・ディジタルフィルタ、２２・・・個別変調器
、２３・・・パラレル／シリアル変換器（Ｐ／Ｓ）、３
１・・・ディジタル乗算器、３２・・・ディジタル加算
器、５１・・・波形ＲＯＭ、５２・・・カウンタ、５３
・・・ディジタル乗算器、５４・・・ディジタル加算器
、５５・・・ディジタル／アナログ変換器（Ａ／Ｄ）
、５６・・・帯域通過フィルタ（ＢＰＦ）。 第１図 第３図
Claims (1)
- （１）ｎ系列のベースバンドディジタル信号を入力し、
キャリア信号の振幅値との演算により変調処理を行うデ
ィジタル変調器において、 前記ｎ系列信号をそれぞれ取り込み、ｍサンプルされた
キャリア信号の所定の位相に対応する振幅値を用いて変
調演算処理を行い、信号速度ｒの変調演算結果を出力す
るｍ個の個別変調器と、前記各個別変調器から出力され
るｍ個の変調演算結果を取り込み、各個別変調器に与え
られた振幅値の位相順位に従ってシリアル信号に変換し
、信号速度ｍ・ｒの変調信号として出力するパラレル／
シリアル変換器と を備えたことを特徴とする超高速ディジタル変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321807A JPH04196645A (ja) | 1990-11-26 | 1990-11-26 | 超高速ディジタル変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2321807A JPH04196645A (ja) | 1990-11-26 | 1990-11-26 | 超高速ディジタル変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196645A true JPH04196645A (ja) | 1992-07-16 |
Family
ID=18136639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2321807A Pending JPH04196645A (ja) | 1990-11-26 | 1990-11-26 | 超高速ディジタル変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196645A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015050702A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社メガチップス | 無線通信用ｉｃ |
-
1990
- 1990-11-26 JP JP2321807A patent/JPH04196645A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015050702A (ja) * | 2013-09-03 | 2015-03-16 | 株式会社メガチップス | 無線通信用ｉｃ |
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