JPH04196918A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JPH04196918A JPH04196918A JP2328326A JP32832690A JPH04196918A JP H04196918 A JPH04196918 A JP H04196918A JP 2328326 A JP2328326 A JP 2328326A JP 32832690 A JP32832690 A JP 32832690A JP H04196918 A JPH04196918 A JP H04196918A
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- Japan
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- flop circuit
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Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 150000003839 salts Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356086—Bistable circuits with additional means for controlling the main nodes
- H03K3/356095—Bistable circuits with additional means for controlling the main nodes with synchronous operation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路等において用いられる論理ゲ
ートの組合せからなるフリップフロップ回路に関し、特
に、データ入力をクロ・ツク入力に同期したタイミング
で取込み出力を更新するとともに次の更新時まで当該出
力を保持するフリ・ツブフロップ回路に関する。
ートの組合せからなるフリップフロップ回路に関し、特
に、データ入力をクロ・ツク入力に同期したタイミング
で取込み出力を更新するとともに次の更新時まで当該出
力を保持するフリ・ツブフロップ回路に関する。
この種のフリップフロップ回路として、従来例えば第７
図に示すようなり形フリップフロップ回路がある。同回
路は６個のＮＯＲゲート１〜６からなり、データ人力り
をクロック人力ＣＬＫのタイミングで取込み、出力Ｑ、
Ｑに伝達する。
図に示すようなり形フリップフロップ回路がある。同回
路は６個のＮＯＲゲート１〜６からなり、データ人力り
をクロック人力ＣＬＫのタイミングで取込み、出力Ｑ、
Ｑに伝達する。
上述したような従来の回路では、出力の更新および更新
された出力の保持を同一の回路で行なう構成をとり、デ
ータ入力取込みのタイミングとなるクロック入力の変化
が生じてから、出力がそのデータ入力に応じた値に確定
するまでに数個の論環ゲートを経なければならず、それ
らの遅延時間に相当する時間を要するために動作速度が
遅いという欠点があった。
された出力の保持を同一の回路で行なう構成をとり、デ
ータ入力取込みのタイミングとなるクロック入力の変化
が生じてから、出力がそのデータ入力に応じた値に確定
するまでに数個の論環ゲートを経なければならず、それ
らの遅延時間に相当する時間を要するために動作速度が
遅いという欠点があった。
この動作速度を速める手段として、例えば第８図に示す
ような保持回路を付加することが考えられる。同図にお
いて、回路はインバータ８１、コンデンサ８２、ＮＯＲ
ゲート８３．８４およびＦＥＴ８５，８６からなり、Ｑ
、Ｑ出力を強制的に所定電圧に保持しようとする出力か
、データ人力りの取込みのタイミングとなるクロック人
力ＣＬＫの変化時から所定の時間だけ、しかもそれか上
記Ｑ、Ｑ出力の新しい電圧レベルの確立を促進すること
になる場合のみに限って得られる（特願平２−５４４４
２）、これにより、数１００ＭＨｚのクロック周波数領
域において、上述した動作速度が遅いという欠点は解消
されることになる。
ような保持回路を付加することが考えられる。同図にお
いて、回路はインバータ８１、コンデンサ８２、ＮＯＲ
ゲート８３．８４およびＦＥＴ８５，８６からなり、Ｑ
、Ｑ出力を強制的に所定電圧に保持しようとする出力か
、データ人力りの取込みのタイミングとなるクロック人
力ＣＬＫの変化時から所定の時間だけ、しかもそれか上
記Ｑ、Ｑ出力の新しい電圧レベルの確立を促進すること
になる場合のみに限って得られる（特願平２−５４４４
２）、これにより、数１００ＭＨｚのクロック周波数領
域において、上述した動作速度が遅いという欠点は解消
されることになる。
ところが、クロック周波数がさらに高くなるにつれ、付
加した回路自体が負担となり、クロック信号の波形がな
まって内部信号の遅延か大きくなる、コンデンサの充放
電かクロック動作に追いっかないなどの理由により、必
ずしも所望の動作をしなくなる。すなわち、第８図に示
す回路は、第７図に示す回路に比べて遅延時間に関して
は改善されているが、トグル周期の上限はむしろ悪化し
ており、高いクロック周波数では正しく動作しなくなる
。
加した回路自体が負担となり、クロック信号の波形がな
まって内部信号の遅延か大きくなる、コンデンサの充放
電かクロック動作に追いっかないなどの理由により、必
ずしも所望の動作をしなくなる。すなわち、第８図に示
す回路は、第７図に示す回路に比べて遅延時間に関して
は改善されているが、トグル周期の上限はむしろ悪化し
ており、高いクロック周波数では正しく動作しなくなる
。
この発明は、データ入力の取込み部と出力端子との間に
、出力部を構成する論理ゲートの少なくとも一部に対し
分岐を構成するように挿入され、データ入力の取込みに
応じて、当該データ入力によって更新された出力が出力
部の各論理ゲートを経て出力端子に現われるまでの間、
出力端子の電圧を上記更新出力に対応したレベルに設定
するデータ更新回路を付加したものである。
、出力部を構成する論理ゲートの少なくとも一部に対し
分岐を構成するように挿入され、データ入力の取込みに
応じて、当該データ入力によって更新された出力が出力
部の各論理ゲートを経て出力端子に現われるまでの間、
出力端子の電圧を上記更新出力に対応したレベルに設定
するデータ更新回路を付加したものである。
データ入力が取込まれると、それに応じて出力は、まず
データ更新回路の支配を受けて更新される。その後、本
来の出力部の各論理ゲートを経て更新出力が到達し、次
の更新時まで保持される。
データ更新回路の支配を受けて更新される。その後、本
来の出力部の各論理ゲートを経て更新出力が到達し、次
の更新時まで保持される。
いわば、従来回路においては一体となっていた出力の更
新機能と保持機能とを分離し、更新機能のみを専用のデ
ータ更新回路により速やかに行ない、保持は従来通りの
回路により行なうことになる。
新機能と保持機能とを分離し、更新機能のみを専用のデ
ータ更新回路により速やかに行ない、保持は従来通りの
回路により行なうことになる。
第１図はこの発明の一実施例を示す回路図である。本実
施例は第７図に示したと同じような６個のＮＯＲゲート
１１〜１６からなるＤ形フリップフロップ回路に、２個
のＮＯＲゲート１７．１８および２個のＦＥＴ１９，２
０からなるデータ更新回路が付加されたもので、ＮＯＲ
ゲート１７゜１８の入力はそれぞれＮＯＲゲニト１３，
１２の入力と全く共通である。また、これらのＮＯＲゲ
−）１７．１８の出力は、電源（Ｖ 、、）とＱ、す出
力端子との間に挿入されたＦＥＴ１９，２０のゲート入
力となっている。
施例は第７図に示したと同じような６個のＮＯＲゲート
１１〜１６からなるＤ形フリップフロップ回路に、２個
のＮＯＲゲート１７．１８および２個のＦＥＴ１９，２
０からなるデータ更新回路が付加されたもので、ＮＯＲ
ゲート１７゜１８の入力はそれぞれＮＯＲゲニト１３，
１２の入力と全く共通である。また、これらのＮＯＲゲ
−）１７．１８の出力は、電源（Ｖ 、、）とＱ、す出
力端子との間に挿入されたＦＥＴ１９，２０のゲート入
力となっている。
第２図に各部の信号波形を示す。データ人力Ｄ（同図（
ｂ））はクロック人力ＣＬＫ（第２図（ａ））の立下が
りのタイミングで取込まれる。
ｂ））はクロック人力ＣＬＫ（第２図（ａ））の立下が
りのタイミングで取込まれる。
今データ人力りが高レベルであるものとして、上記ＮＯ
Ｒゲート１７の出力信号Ｘ１７（同図（ｅ））のレベル
が低レベル（Ｌ）から高レベル（Ｈ）に変化すると、Ｆ
ＥＴ１９が導通してＱ出力（同図（ｇ））はしからＨに
更新される。もしデータ更新回路かなければ、ＮＯＲゲ
ート１３の出力信号Ｘ１３（同図（ｅ））がＨとなった
後ＮＯＲゲート１６を経てＱ出力（同図（ｈ））がＬに
確定し、さらにＮＯＲゲート１５を経てはじめてＱ出力
がＨに確定するため、データ更新回路の働きにより図中
ΔＴ１で示した期間たけデータの更新動作が促進される
こととなる。
Ｒゲート１７の出力信号Ｘ１７（同図（ｅ））のレベル
が低レベル（Ｌ）から高レベル（Ｈ）に変化すると、Ｆ
ＥＴ１９が導通してＱ出力（同図（ｇ））はしからＨに
更新される。もしデータ更新回路かなければ、ＮＯＲゲ
ート１３の出力信号Ｘ１３（同図（ｅ））がＨとなった
後ＮＯＲゲート１６を経てＱ出力（同図（ｈ））がＬに
確定し、さらにＮＯＲゲート１５を経てはじめてＱ出力
がＨに確定するため、データ更新回路の働きにより図中
ΔＴ１で示した期間たけデータの更新動作が促進される
こととなる。
その後、クロック人力ＣＬＫの立上がりで信号Ｘ１７は
Ｌに復帰するが、そのときまでには上述したように通常
のルートを経て更新された出力が到達しているため、Ｑ
出力はＨのまま保持されている。なお信号Ｘ１３がＬに
復帰することでＮＯＲゲート１４の出力信号Ｘ１４（同
図（ｆ））はＨに転し、ＮＯＲゲート１１の出力信号Ｘ
１ｌ（同図（Ｃ））がＬに転する。
Ｌに復帰するが、そのときまでには上述したように通常
のルートを経て更新された出力が到達しているため、Ｑ
出力はＨのまま保持されている。なお信号Ｘ１３がＬに
復帰することでＮＯＲゲート１４の出力信号Ｘ１４（同
図（ｆ））はＨに転し、ＮＯＲゲート１１の出力信号Ｘ
１ｌ（同図（Ｃ））がＬに転する。
次のクロック人力ＣＬＫの立下がり時に、デ−少入力り
がＬとなっていれば、ＮＯＲゲート１８の出力信号Ｘ１
８（同図（ｄ））がＨに転じた時点でＦＥＴ２０か導通
し、Ｑ出力はしからＨに更新される。もしデータ更新回
路がなければ、ＮＯＲゲート１２の出力信号Ｘ１２（同
図（ｄ））がＨとなった後ＮＯＲゲート１５を経てＱ出
力かＬに確定し、さらにＮＯＲゲート１６を経てはしめ
てす出力かＨに確定するため、ΔＴ２で示した期間だけ
データの更新が速まる。クロック入力の立上がりにより
信号Ｘ １’８はＬに復帰するが、す出力はＨのまま保
持される。
がＬとなっていれば、ＮＯＲゲート１８の出力信号Ｘ１
８（同図（ｄ））がＨに転じた時点でＦＥＴ２０か導通
し、Ｑ出力はしからＨに更新される。もしデータ更新回
路がなければ、ＮＯＲゲート１２の出力信号Ｘ１２（同
図（ｄ））がＨとなった後ＮＯＲゲート１５を経てＱ出
力かＬに確定し、さらにＮＯＲゲート１６を経てはしめ
てす出力かＨに確定するため、ΔＴ２で示した期間だけ
データの更新が速まる。クロック入力の立上がりにより
信号Ｘ １’８はＬに復帰するが、す出力はＨのまま保
持される。
本実施例の回路について正常動作可能なトグル周期およ
びデータ入力取込みのタイミングとなるクロック入力の
変化か生じてから、Ｑ出力かそのデータ入力に応じた値
（ここでは低レベルから高レベル）に確定するまでの時
間（遅延時間）をシュミレーションによりもとめた結果
を、第７図および第８図の回路例と比較して示す。
びデータ入力取込みのタイミングとなるクロック入力の
変化か生じてから、Ｑ出力かそのデータ入力に応じた値
（ここでは低レベルから高レベル）に確定するまでの時
間（遅延時間）をシュミレーションによりもとめた結果
を、第７図および第８図の回路例と比較して示す。
本実施例では、第８図の回路例と比較してクロック入力
端子に接続されている素子数が少なく、特にコンデンサ
８２のような時定数をもつ素子を用いる必要がないこと
がら、クロック周波数が大きくなっても正しい動作を行
なう。また素子数が少ないことから占有面積も小さくて
済む。
端子に接続されている素子数が少なく、特にコンデンサ
８２のような時定数をもつ素子を用いる必要がないこと
がら、クロック周波数が大きくなっても正しい動作を行
なう。また素子数が少ないことから占有面積も小さくて
済む。
上述した実施例は負エツジトリガデータフリップフロツ
ブ回路に適用した例であるが、本発明は正エツジトリが
形のものにも同様に適用できる。
ブ回路に適用した例であるが、本発明は正エツジトリが
形のものにも同様に適用できる。
例えば、第３図は６個のＮＡＮＤゲート３１〜３６から
なるフリップフロップ回路に適用した例で、ＮＡＮＤゲ
ート３３と入力を共通にするＡＮＤＮＯゲート、ＮＡＮ
Ｄゲート３２と入力を共通ｊ、： ｔ ルＡ Ｎ Ｄデ
ー１−３８およびＦＥＴ３９，４０からなるデータ更新
回路か付加されている。
なるフリップフロップ回路に適用した例で、ＮＡＮＤゲ
ート３３と入力を共通にするＡＮＤＮＯゲート、ＮＡＮ
Ｄゲート３２と入力を共通ｊ、： ｔ ルＡ Ｎ Ｄデ
ー１−３８およびＦＥＴ３９，４０からなるデータ更新
回路か付加されている。
第４図に各部の信号波形を示した。この実施例において
も、Ｑおよびす出力の立上がりおよび立下がり変化を高
速化することかできる。例えばΔＴ３はＡＮＤゲート３
７→ＦＥＴ３９のルートとＮＡＮＤゲート３３→ＮＡＮ
Ｄゲート３６の通常ルートとの遅延の差であり、ΔＴ４
はＡＮＤケート３８→ＦＥＴ４０のルートとＮＡＮＤゲ
ート３２−ＮＡＮＤゲート３５の通常ルートとの遅延の
差に相当する。
も、Ｑおよびす出力の立上がりおよび立下がり変化を高
速化することかできる。例えばΔＴ３はＡＮＤゲート３
７→ＦＥＴ３９のルートとＮＡＮＤゲート３３→ＮＡＮ
Ｄゲート３６の通常ルートとの遅延の差であり、ΔＴ４
はＡＮＤケート３８→ＦＥＴ４０のルートとＮＡＮＤゲ
ート３２−ＮＡＮＤゲート３５の通常ルートとの遅延の
差に相当する。
また第５図に示したように構成することも可能である。
これはＮＡＮＤゲート５１〜５４、ＡＮＤＮＯゲート、
５６およびインバータ５７．５８からなるフリップフロ
ップ回路に対し、ＡＮＤＮＯゲート、６０およびＦＥＴ
６１，６２からなるデータ更新回路か付加されたもので
、第６図に各部の信号波形を示したように、Ｑ、Ｑ出力
の立下がり変化を高速化することができる。
５６およびインバータ５７．５８からなるフリップフロ
ップ回路に対し、ＡＮＤＮＯゲート、６０およびＦＥＴ
６１，６２からなるデータ更新回路か付加されたもので
、第６図に各部の信号波形を示したように、Ｑ、Ｑ出力
の立下がり変化を高速化することができる。
以上のようにこの発明は、データ更新専用の回路を付加
したことにより、広範囲の周波数のクロック入力に対し
て動作速度の速いフリップフロップ回路が得られる効果
かある。
したことにより、広範囲の周波数のクロック入力に対し
て動作速度の速いフリップフロップ回路が得られる効果
かある。
第１図および第２図はこの発明の一実施例を示す回路図
およびタイムチャート、第３図および第４図ならびに第
５図および第６図はそれぞれ他の実施例を示す回路図お
よびタイムチャート、第７図および第８図はそれぞれ従
来例および参考例を示す回路図である。 １１〜１８・・ＮＯＲゲート、３１〜３６．５１〜５４
・・・ＮＡＮＤケート、１９，２０，３９゜４０．６１
．６２・ＦＥＴ、３７，３８，５５゜５６．５９．６０
・・・ＡＮＤゲート、５７．５８・・・インバータ。 代理人弁理士 良否用 芳 樹間
塩 １） 辰 也実施例 第１区 実施例のタイムチャート 実施例 第３図 ムＴ３ 実施例のタイムチャート 腐 Ａへ口 実施子９１ 第５図 実施例のタイムチャート 第６図 従来例 第７図 参考例 第８図
およびタイムチャート、第３図および第４図ならびに第
５図および第６図はそれぞれ他の実施例を示す回路図お
よびタイムチャート、第７図および第８図はそれぞれ従
来例および参考例を示す回路図である。 １１〜１８・・ＮＯＲゲート、３１〜３６．５１〜５４
・・・ＮＡＮＤケート、１９，２０，３９゜４０．６１
．６２・ＦＥＴ、３７，３８，５５゜５６．５９．６０
・・・ＡＮＤゲート、５７．５８・・・インバータ。 代理人弁理士 良否用 芳 樹間
塩 １） 辰 也実施例 第１区 実施例のタイムチャート 実施例 第３図 ムＴ３ 実施例のタイムチャート 腐 Ａへ口 実施子９１ 第５図 実施例のタイムチャート 第６図 従来例 第７図 参考例 第８図
Claims (1)
- 【特許請求の範囲】 複数の論理ゲートからなり、データ入力をクロック入力
に同期したタイミングで取込んで出力を更新するととも
に次の更新時まで当該出力を保持するフリップフロップ
回路において、 データ入力の取込み部と出力端子との間に、出力部を構
成する論理ゲートの少なくとも一部に対し分岐を構成す
るように挿入され、データ入力の取込みに応じて、当該
データ入力によって更新された出力が出力部の各論理ゲ
ートを経て出力端子に現われるまでの間、出力端子の電
圧を上記更新出力に対応したレベルに設定するデータ更
新回路が付加されていることを特徴とするフリップフロ
ップ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328326A JPH04196918A (ja) | 1990-11-28 | 1990-11-28 | フリップフロップ回路 |
| US07/796,640 US5200649A (en) | 1990-11-28 | 1991-11-22 | Flip-flop circuit with decreased time required from take in of data input to setting of data output |
| EP19910120420 EP0488304A3 (en) | 1990-11-28 | 1991-11-28 | Flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2328326A JPH04196918A (ja) | 1990-11-28 | 1990-11-28 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196918A true JPH04196918A (ja) | 1992-07-16 |
Family
ID=18208985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2328326A Pending JPH04196918A (ja) | 1990-11-28 | 1990-11-28 | フリップフロップ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5200649A (ja) |
| EP (1) | EP0488304A3 (ja) |
| JP (1) | JPH04196918A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5465060A (en) * | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
| US5781053A (en) * | 1996-08-21 | 1998-07-14 | Advanced Micro Devices Inc. | Positive edge triggered flip flop |
| DE10320793B4 (de) * | 2003-04-30 | 2005-04-21 | Infineon Technologies Ag | Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung |
| US20200106426A1 (en) * | 2018-10-01 | 2020-04-02 | Samsung Electronics Co., Ltd. | Area efficient flop for usage in sdb based libraries and low voltage applications |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4085341A (en) * | 1976-12-20 | 1978-04-18 | Motorola, Inc. | Integrated injection logic circuit having reduced delay |
| US4314166A (en) * | 1980-02-22 | 1982-02-02 | Rca Corporation | Fast level shift circuits |
| JPS5768929A (en) * | 1980-10-17 | 1982-04-27 | Fujitsu Ltd | Flip-flop circuit |
| US4450371A (en) * | 1982-03-18 | 1984-05-22 | Rca Corporation | Speed up circuit |
| US4656368A (en) * | 1985-09-13 | 1987-04-07 | Ncr Corporation | High speed master-slave flip-flop |
| JPS6460015A (en) * | 1987-08-31 | 1989-03-07 | Fujitsu Ltd | Flip flop circuit |
| JPH01177711A (ja) * | 1988-01-08 | 1989-07-14 | Nec Corp | ラッチ回路 |
-
1990
- 1990-11-28 JP JP2328326A patent/JPH04196918A/ja active Pending
-
1991
- 1991-11-22 US US07/796,640 patent/US5200649A/en not_active Expired - Fee Related
- 1991-11-28 EP EP19910120420 patent/EP0488304A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0488304A2 (en) | 1992-06-03 |
| EP0488304A3 (en) | 1993-01-13 |
| US5200649A (en) | 1993-04-06 |
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